Устройство для умножения Советский патент 1990 года по МПК G06F7/52 

Изобретение относится к вычислительной технике и может быть использовано при построении специлизирован- лых процессоров, в частности процессоров обработки сигналов.

Цель изобретения - повышение быстродействия устройства и его упрощение .

На фиг. 1 представлена функциональная схема устройства; на фиг. 2 - Фрагмент функциональной схемы ре- истра множителя и блока преобразования кода множителя в канонический знакоразрядный код| на фиг. 3 - последовательности тактовых импульсов устройства.

Устройство для умножения (.фиг.1) содержит генератор 1 кратных множимого, регистр 2 множителя, блок 3 преобразования кода множителя в канонический знакоразрядный код, сумматор 4.

Блок преобразования кода множителя в канонический знакоразрядный код (фиг, 2) содержит (п+1) схем 5 анализа разрядов множителя, каждая из которых содержит первый элемент И 6, первый элемент ИЛИ 7, второй, третий элементы И 8 и 9, второй элемент ИЛИ 10, четвертый - шестой элементы И 11 - 13. Регистр 2 содержит триггеры 14.

Генератор 1 кратных множимого представляет собой тп-разрядный регистр, предназначенный для приема кода множимого, соединенный с (пН) т- азряд- ными линейками ключей (тгемснты И на фиг. 1 показаны ,1ми, m и п-разрядность множимого и мнохителя соответственно) . Coct- niiv -пшенки

05

ГС

со

сдвинуты друг относительно друга на один разряд вправо. Верхняя линейка служит для сдвига множимого на один разряд влево относительно входного .кода, что может понадобиться для выполнения операции умножения на число, большее 0975. Генератор кратных множимого имеет m информационных входов„ являющихся входами устройства, (пни) выходов, а также п+1 управляющих входов (х;.

В блоке 3 преобразования кода множителя элемент И 6 предназначен для формирования сигнала опроса состояния последующего разряда множителя Ъ

элементы ИЛИ 7J,

Ю; и элементы И 8{,

11 ,| предназначены для анализа и

9;

преобразования разрядов, множителя R.J , С;9 V;, элементы И 12;, 13; предназначены для формирования сигналов управления сумматором Y и генератором кратных множимого X.

При производится вычитание из содержимого сумматора 4 поступившего на его входы числа, при - сложение. При формировании на выходе блока 3 единичного значения, открывающего i-ю линейку ключей генератора 1, на его выходе формируется код, представляющий собой сдвинутое вправо на п+1-i разрядов множимое.

Устройство работает следующим образом.

Перед началом умножения множимое размещается в генераторе 1 кратных множимого9 множитель - в регистре 2 множителя, в сумматоре 4 - предыдущий результат, С поступлением на первый тактовьй вход устройства тактового сигнала Ти производится проверка (от младших к старшим) значений разрядов множителя. Если i-й разряд множителя нулевой т.е. b, то переходят к анализу Ь + 1 . Если Ь., то формируют Xj 15 если при этом и Ъ, 1, то формируют одновременно с X ( и сигнал , в противном случае (b;H 0; сигнал .YI 0. По окончании такта сложения (вычитания при ) единичное значение разрядов множителя, начиная с Ъ и до ближайшего старшего разряда, равного нулю, переводится в нулевое состояние, а этот нулевой разряд - в единичное. Например, множитель имеет группу из трех единиц, начиная с b;(.+ ( а Тогда по сигналу и соответствующее частичное произведение будет

0

5

5

0

вычтено из- содержимого сумматора 4, и по сигналу Tft разряды i, i-M, i+2 множителя будут установлены в состояние О, .а разряд i+З - в состояние 1. При поступлении очередного тактового сигнала описанный процесс повторяется. Операция продолжается до тех пор, пока во всех разрядах множителя, включая дополнительный (п+1)-и разряд (bn+, ), не будут обработаны все единицы. Рассмотрим порядок анализа и преобразования разрядов множителя и формирования управляющих сигналов X,Y. Сигнал Z;+1 (фиг. 2) равен 1 только в том случае, когда все младшие разряды множителя до (i-t)-ro включительно равны нулю. Если и Ь(, то сигнал опроса распространяется дальше в сторону старших разрядов. Если , то Z 0 и, таким образом, опрос последующих разрядов множителя запрещается элементом И 6, .

Пусть b, , ...,ЪА ,0, а Ь; 1, в этом случае сигналы V,( и Y, равны нулю, Z 1, Z,. Элемент И 12( по тактовому сигналу Ти формирует сигнал Х; 1, которым открывается 1-я линейка ключей генератора 1. Если при этом и b ;f, 15 то элемент И 13, формирует одновременно сигнал по которому в сумматоре 4 выполняется операция вычитания. В конце такта (по завершении операции сложения или вычитания в сумматоре) по сигналу Тс производится установка в О триггера 14; регистра .( множителя. Он устанавливается в нулевое состояние R | с вйхо- да элемента И 8{ . Если и Ь, 1, то сигнал Y;, равный 1, проходит через элемент ГШИ 10, элемент ИЛИ 72 на вход элемента И 8 и по сигналу Т

5

0

5

с выхода элемента И 8 триггер

4

t+i

2 множителя также устанав- 0,

регистра 2

ливается в состояние О. Если группа единиц в коде множителя продолжается (т.е. . ..), ToV, i(1, чем обеспечивается гашение триггера 14, fЈ регистра множителя и так далее.

Если b

1+2.

0, то сигналом выхода элемента И 9j производится установка триггера 14;, регистра множите- ля в состояние 1. При этом состояние последующих разрядов множителя не изменяется, так как сигнал V, M будет равен нулю. Значения сигнапов Z,V,X,Y устанавливаются в самом начале такта суммирования, поэтому с

515698

получением тактового сигнала Тс изменение состояния соответствующих разрядов множителя происходит одновре- , менно. Таким образом, длительность Тс должна быть достаточной для изменения состояния лить одного триггера.

Формула изобретения

1. Устройство для умножения, содержащее регистр множителя, генератор кратных множимого и сумматор, причем вход множимого устройства соединен с информационным входом генератора кратных множимого, выход которого соединен с информационным входом сумматора, выход которого соединен с выходом устройства, вход множителя которого соединен с информационным входом регистра множителя, отличающееся тем, что, с целью повышения быстродействия устройства и его упрощения, в него введен блок преобразования кода множителя в канонический знакоразрядный код, информационные разрядные входы которого соединены с выходами соответствующих разрядов регистра множителя, первый и второй тактовые входы устройства соединены с первым и вторым тактовыми входами блока преобразования кода множителя в канонический знакоразрядный код, выходы первой группы которого соединены с соответствующими управляю- входами генератора кратных множимого, входы установки в О и син- хровходы разрядов регистра множителя соединены соответственно с выходами второй и третьей групп блока преобразования кода множителя в канонический знакоразрядный код, управляющий разрядный выход которого соединен с управляющим входом сумматора.

2, Устройство по п. 1, отличающееся тем, что блок преобразования кода множителя в канонический знакоразрядный код содержит (п+1) схем анализа разрядов множителя (.п - разрядность множителя), каждая из которых содержит шесть элементов И и два элемента ИЛИ, причем первый вход первого элемента И i-й схемы анализа разрядов множителя блока (,..., п+) соединен с i-м информационным инверсным входом блока, а выход - с вто

0

5

0

5

0

5

0

5

0

5

23

рым входом первого элемента И (i+0-й схемы анализа разрядов множителя блока, второй вход первого элемента И, первый и второй входы первого элемента ИЛИ первой схемы анализа разрядов множителя блока соединены с входом логической единицы блока, выходы второго и третьего элементов И 1-й схемы анализа разрядов множителя блока соединены соответственно с i-ми выходами второй и третьей групп блока, выход четвертого элемента И 1-й схемы анализа разрядов множителя блока соединен с первым входом первого элемента ИЛИ (1+1)-й схемы анализа разрядов множителя блока, выход.пятого элемента И i-й схемы анализа разрядов множителя блока соединен с i-м выходом первой группы блока, выход шестого элемента И i-й схемы анализа разрядов множителя блока соединен с вторым входом первого элемента ИЛИ (i+O-й схемы анализа разрядов множителя блока и i-м управляющим выходом блока, первый тактовый вход которого соединен с первыми входами второго, третьего и четвертого элементов И каждой i-й схемы анализа разрядов множителя блока, второй тактовый вход блока соединен с первым входом пятого элемента И каждой i-й схемы анализа разрядов множителя блока, вторые входы четвертого и пятого элементов И i-й схемы анализа разрядов множителя блока соединены соответственно с (1+1)-м и i-м информационными прямыми входами блока, первый вход шестого элемента И i-й схемы анализа разрядов множителя блока соединен с (Ј+1.)-м информационным прямым входом блока, второй вход третьего элемента И 1-й схемы анализа разрядов множителя блока соединен с (i-H)-M информационным инверсным входом блока, в каждой i-й схеме анализа разрядов множителя блока выход первого элемента ИЛИ соединен с третьими входами третьего и четвертого элементов И и первым входом второго элемента ИЛИ, второй вход которого соединен с вторым входом шестого элемента И и выходом пятого элемента И, третий вход которого соединен с первым входом первого элемента И, второй вход второго элемента И соединен с выходом второго элемента ИЛИ.

SL

Изобретение относится к вычислительной технике и может быть использовано при построении специализированных процессоров, в частности процессоров обработки сигналов. Цель изобретения - повышение быстродействия устройства и его упрощение. Новым в устройстве, содержащем генератор 1 кратных множимого, регистр 2 множителя и сумматор 4, является введение блока 3 преобразования кода множителя в канонический знакоразрядный код, что обеспечивает минимально возможное количество операций сложения при выполнении умножения. При этом операция умножения может быть выполнена за один несколько удлиненный микрокомандный цикл. Дополнительные аппаратные затраты, по сравнению с матричным умножителем, выполняющим операцию умножения также за один цикл, оказываются меньше примерно в N раз. 1 з.п. ф-лы, 3 ил.