Одноразрядный десятичный сумматор в коде "5421 Советский патент 1990 года по МПК G06F7/50 

SS

СО

Изобретение относится к цифровой вычислительной технике. Целью изобретения является повышение быстродействия десятичного сумматора. Десятичный сумматор содержит трехразрядный двоичный сумматор 1, корректирующий трехразрядный двоичный сумматор 2, блок 21 формирования сигнала переноса (на элементах И-НЕ 4-12,20), блок 22 формирования сигнала коррекции (на элементах И-НЕ 13-15,19), сумматор 3 по модулю два, элемент И-НЕ 16, элементы НЕ 17, 18. Десятичный сумматор оперирует с цифрами, представленными в коде "5421". 1 ил.

Изобретение относится к гифровой вычислительной технике.

i Цель изобретения - повышение быст- р|эдействия десятичного сумматора, На чертеже изображена функциональная схема одноразрядного десятичного сумматора в коде 5421,

Одноразрядный десятичный сумматор в коде 5421 содержит трехразряд- двоичный сумматор 1, корректирующий трехразрядный двоичный сумматор 2, сумматор 3 по модулю два, элементы И-НЕ 4-16, элементы НЕ 17 и 18, элементы И-НЕ 19 и 20. Элементы И-НЕ 4-12, 20 образуют блок 21 формирования сигнала переносаэ а элементы К-НЕ 13-15, 19 образуют блок 22 формирования сигнала коррекции

Сумматор в коде 5421 работает следующим образом,

Три младших разряда слагаемых ( c,t b, b,, CM) поступают на соот в тствующие входы сумматора 1, а старшие разряды слагаемых Ъ4 и с4 посту- пают на входы сумматора 3 по модулю два. Сложение трех младших разрядов слагаемых происходит по правилам двоичной арифметики. Если на выходе суммы сумматора 1 образуются числа 5(101 6(110), 7(111) либо возникает сигнал переноса в четвертый разряд (число 8) то срабатывает блок 22. Коррекция результата происходит также в случае, когда сумма трех младших разрядов равна 4(100) и есть сигнал входного переноса (е), Коррекция заключается в добавлении к значению суммы трех младших разрядов числа 3(01). Сигнал выходного переноса (Е) образуется, ее- ли оба старших разряда слагаемых Ь и с4 равны логической единицеj либо если один из них равен логической единице и сумма трех младших разрядов слагаемых больше пяти, или равна че- тырем и имеется сигнал входного переноса (е)„ Откорректированное десятичное число (b, bj, b, Ц) снимается с выходов сумматора.

Ь о р м у л а изобретения Одноразрядный десятичный сумматор в коде 5421, содержащий трехразрядный двоичный сумматор, корректирующий грехразрядный двоичный сумматор, блок формирования сигнала переноса, блок формирования сигнала коррекции и сумматор по модулю два, причем выходы разрядов трехразрядного двоичного сумматора

,

5

0

5

соединены с первыми входами соответствующих разрядов корректирующего трехразрядного двоичного сумматора, выходы разрядов которого соединены с выходами разрядов десятичного сумматора с первого по третий, выход четвертого разряда которого соединен с выходом сумматора по модулю два, первый, второй и третий входы блока формирования сигнала коррекции соединены с выходами соответственно первого, второго и третьего разрядов трехразрядного двоичного сумматора, а выход гидключен к вторым входам первого и второго разрядов корректирующего тречраз - рядного двоичного сумматора, входы первых, вторых и третьих разрядов первого и второго операндов десятичного сумматора соединены соответственно с первыми и вторыми входами соответствующих разрядов трехразрядно- го двоичного сумматора, входы четвертых разрядов первого и второго операндов десятичного сумматора соединены с первым и вторым входами сумматора по модулю два и с первым и вторым входами блока формирования сигнала переноса, выход которого соединен с выходом переноса десятичного сумматора, отличающийся тем, что, с целью повышения быстродействия, десятичный сумматор содержит два элемента НЕ и элемент И-НЕ, выход которого подключен к третьему входу сумматора по модулю два, а входы - к выходам первого и второго элементов НЕ, входы которых соединены с выходами переноса трехразрядного двоичного сумматора и корректирующего трехразрядного двоичного сумматора, входы блока формирования сигнала переноса с третьего по шестой соединены с выходами соответственно первого, второго, третьего разрядов и переноса трех- рззрядного двоичного сумматора, четвертый вход блока формирования сигнала коррекции соединен с выходом первого элемента НЕ, вход переноса десятичного сумматора соединен с седьмым входом блока формирования сигнала переноса, с пятым входом блока формиро-- вания сигнала коррекции и с входом переноса корректирующего трехразрядного двоичного сумматора, при этом блок формирования сигнала коррекции содержит четыре элемента И-НЕ, входы первого из которых соединены с вторым и третьим входами блока входы второго 5157

с первым и третьим входами блока, входы третьего - с третьим и пятым входами блока, входы четвертого - с выходами первого, второго и третьего элементов И-НЕ и четвертым входом это- го блока, а выход - с выходом этого блока, блок формирования сигнала переноса содержит десять элементов И-НЕ, входы первог.о из которых соединены с первым и шестым входами блока, входы второго - с вторым и шестым входами блока, входы третьего - с первым и вторым входами блока, входы чет

0

71

вертого - с вторым, четвертым и пятым входами блока, входы пятого - с вторым, третьим и пятым входами блока, входы шестого - с первым, четвертым и пятым входами блока, входы седьмого - с первым, третьим и пятым входами блока, входы восьмого - с первым, пятым и седьмым входами блока, входы девятого - с вторым, пятым и седьмым входами блока, входы десятого- с выходами элементов И-НЕ с первого по девятый этого блока, а выход - с выходом этого блока.