"Одноразрядный десятичный сумматор в коде "5421" Советский патент 1991 года по МПК G06F7/50 

Ј

а сл

00

5

00

Изобретение относится к цифровой вычислительной технике.

Целью изобретения является повышение контролепригодности.

На чертеже показана схема сумматора.

Сумматор соержит трехразрядный одиночный парафазный сумматор 1, корректирующий трехразрядный двоичный парафазный сумматор 2, парафазный сумматор 3 по модулю два, парафазный блок 4 формирования сигнала переноса, парафазный блок 5 формирования сигнала коррекции, элемент И-НЕ 6, элемент ИЛИ-НЕ 7, Блок 4 содержит элементы И-ИЛИ-НЕ 8 и 9. Блок 5 содержит элементы И-ИЛИ-НЕ 10 и 11.

Основные принципы организации десятичного сумматора следующие.

Сумматор является асинхронным, т.е. не требует синхронизирующих тактовых импульсов и входные сигналы могут приходить в случайные моменты времени. Это позволяет на операцию суммирования отводить ровно столько времени, сколько требуется в каждом конкретном случае.

Каждый парафазный вход или выход может находиться в одном из трех состояний, соответствующих логической 1, логическому О или отсутствию информации, Вход (выход) находится в состоянии логической 1, если на его первую фазу подана логическая 1 (высокий потенциал), а на вторую фазу подан логический О (низкий потенциал). Вход (выход) находится в состоянии логического О, если на его первую фазу подан логический О (низкий потенциал), а на вторую фазу подана логическая 1 (высокий потенциал). Когда на входе (выходе) отсутствует информация, то на обе фазы подана логическая 1 либо логический О.

Работа сумматора должна быть организована так, что после каждой операции суммирования, т.е. информационного состояния входов и выходов (10 или 01), следует операция установления входов и выходов сумматора в состояние отсутствия информации (11 либо 00).

Такой прием позволяет избежать возможности возникновения рисков сбоя в логических цепях сумматора, т.е. возможны переходы только между смежными состояниями.

Сумматор выполняет сложение над десятичными числами, представленными в коде 5 4 2 Г.

Сумматор работает следующим образом.

Три младших разряда слагаемых поступают на входы сумматора 1 и суммируются по правилам двоичной арифметики. Если значение суммы трех младших разрядов

слагаемых равно 5 (10 01 10), 6 (10 10 01), 7 (10 10 10) или 8-ми ( ), то срабатывает блок 5.

Коррекция заключается в добавлении

числа 3 (01 10 10) и значению суммы трех младших разрядов. Старшие разряды слагаемых ЬиЫ, С4С4 поступают на входы сумматора 3 по модулю два и суммируются с учетом сигнала переноса в данный сумма0 тор ЦЦ. Сигнал переноса UU формируется элементами И-НЕ 6, ИЛИ-НЕ 7 в зависимр- СТИ.РТ состояний выходов переноса 1Ез, Ез, ЕЗ. Ез сумматора 1 и корректирующего сум5 матора 2. Парафазный выход десятичного переноса принимает значение логической 1 (, ), когда оба старших разряда слагаемых равны 1, либо один из них равен 1, а значение суммы трех младших

0 разрядов равно 5, 6, 7, 8 или 4 и имеется логическая 1 на парафазном входе переноса (. ).

Формула изобретения Одноразрядный десятичный сумматор в

5 коде 5421, содержащий трехразрядный двоичный сумматор, корректирующий трехразрядный двоичный сумматор, сумматор по модулю два, блок формирования сигнала переноса, блок формирования сигнала кор0 рекции и элемент И-НЕ, при этом выходы разрядов трехразрядного двоичного сумматора соединены с первыми входами соответствующих разрядов корректирующего трехразрядного двоичного сумматора, вы5 ходы разрядов которого соединены с выходами разрядов десятичного сумматора с первого по третий, выход четвертого разряда которого соединен с выходом сумматора по модулю два входы блока формирования

0 сигнала коррекции соединены с выходами разрядов и переноса трехразрядного двоичного сумматора и входом переноса десятичного сумматора, а выход подключен к вторым входам первого и второго разрядов

5 корректирующего трехразрядного двоичного сумматора, входы первых, вторых и третьих разрядов первого и второго операндов десятичного сумматора соединены соответственно с первыми и вторыми входами соот0 ветствующих разрядов трехразрядного двоичного сумматора, входы четвертых разрядов первого и второго операндов соединены с первым и вторым входами сумматора по модулю два, входы блока формирования

5 сигнала переноса соединены с входами четвертых разрядов первого и второго операндов десятичного сумматора, с выходами разрядов и переноса трехразрядного двоичного сумматора и с входом переноса десятичного сумматора, а выход соединен с выходом переноса десятичного сумматора,

выходы инверсного значения переносаректирующий трехразрядный двоичный трехраэрядного двоичного сумматора и кор-сумматор, блоки формирования сигнала пе- ректирующего трехразрядного двоичногореноса и сигнала коррекции и сумматор по сумматора подключены к входам элемента5 модулю два выполнены парафазными и вве- И-НЕ, выход которого соединен с шинойден элемент ИЛИ-НЕ, входы которого сое- прямого значения третьего входа суммато-динены с выходами прямого значения ра по модулю два. вход переноса десятично-переноса трехразрядного двоичного сумма- го сумматора соединен с входом переносатора и корректирующего трехразрядного корректирующего трехразрядного двоично-10 двоичного сумматора, а выход соединен с го сумматора, отличающийся тем, что,шиной инверсного значения третьего входа с целью повышения контролепригодности.сумматора по модулю два трехразрядный двоичный сумматор, кор

Изобретение относится к цифровой технике. Целью изобретения является повышение контролепригодности сумматора. Одноразрядный десятичный сумматор содержит трехразрядный двоичный сумматор 1, корректирующий трехразрядный двоичный сумматор 2, сумматор 3 по модулю два, блок 4 формирования сигнала переноса, блок 5 формирования сигнала коррекции, элемент И-НЕ 6. элемент ИЛИ-НЕ 7. Сумматоры 1, 2, 3 и блоки 4, 5 выполнены пара- фазными. 1 ил.