Элемент памяти Советский патент 1991 года по МПК G11C11/40 

1

(21)4687147/24

(22)05.05.89

(46) 15.03.91. Бюп. 10 (72) А.М.Копытов, А.Г.Солод и В.О.Киреев

(53)681.327.66 (088.8)

(56)IEEE Journal of Solid-State Circuits, V. SC-22, № 5, 1987, c.712- 720, рис.2.

IEEE Journal of Solid-State Circuits, V. SC-22, № 5, 1987, c. 712- 720, рис. 4.

(54)ЭЛЕМЕНТ ПАМЯТИ

(57)Изобретение относится к вычислительной технике и может быть применено в различных запоминающих устройствах, регистрах, стеках, ОЗУ.

Целью изобретения является повышение надежности элемента памяти. Это достигается тем, что элемент памяти содержит ключевой элемент на двух коммутирующих транзисторах 10, 11 и установочном транзисторе 12 с соответствующими связями. В режиме записи сигналом по шине 13 закрываются транзисторы 10, 11 и открывается транзистор 12. Это обеспечивает закрытое состояние обоих транзисторов первого инвертора 1, что приводит к отсутствию сквозного тока в элементе памяти. В результате запись информации в элемент памяти происходит независимо от соотношений сопротивлений каналов транзисторов элементов памяти. 1 ил.

(Л

Изобретение относится к вычислительной технике и может быть приме- но в различных запоминающих устройствах, регистрах, стеках, ОЗУ.

Целью изобретения является повышение надежности элемента памяти.

На чертеже представлена электрическая схема элемента памяти.

Элемент памяти содержит триггер на КМДП-транзисторах, выполненный на двух инверторах 1, 2, два элемента выборки на МДП-транзисторах 3, 4, две разрядные шины 5, 6, две шины 7, 8 выборки, шину 9 нулевого потенциала, первый и второй коммутирующш транзисторы 10, 11, установочный

транзистор 12, шину 13 записи, шину 14 питания.

Элемент памяти является двухпор товым.

Двухпортовый элемент памяти работает следующим образом.

В режиме чтения на шину 13 подается потенциал О. При этом р-канапь- ные коммутирующие транзисторы 10, 11 открыты и подключают первый и второй инверторы 1, 2 к айне 14 питания. По одному ацресу возбуждается шина 7 выборки и на разрядную шину 5 первого порта считывается информация, записанная в элементе памяти. По другому адресу возбуждается шина 8 выборки

35

w :л

ND

второго порта и через транзистор 4 разрядная юина 6 второго порта подключается к выходу первого инвертора 1, на ней устанавливается потенциал, записанный в элементе.

Таким образом происходит чтение информации из элемента памяти по одному адресу на первый порт и чтение из другого элемента памяти по другому адресу на второй порт. При возбуждении шин 7j 8 первого и второго портов по одному общему адресу разрядные шины 5,6 первого и второго портов подключаются к выходу первого инвертора 1 через транзисторы 3, 4 и информация, записанная в элементе памяти, считывается на разрядные шины 5, 6 первого и второго портов.

В режиме записи на шину 13 подается положительный импульс записи. При этом р-канальные коммутирующие транзисторы 10, 11 закрываются и выходы первого и второго инверторов 1, 2 отключаются от вины питания 14. Транзистор 12 открывается, и на выходе второго инвертора 2 устанавливается уровень О. При этом выход первого инвертора 1 отключается также от шины 9, т.е. находится в третьем состоянии.

При возбуждении шины 7 выборки первого порта выход первого инвертора 1 подключается через транзистор 3 выборки первого порта к разрядной шине 5 первого порта и на выходе первого инвертора 1 записывается потенциал разрядной шины 5, при этом не протекает сквозной ток при записи, так как выход первого инвертора 1 находится в третьем состоянии. При этом возможно, возбуждая, шину 8 выборки второго порта по тому же адресу, на разрядную шину 6 второго порта считывать информацию с разрядной шины 5 первого порта.

Рассмотрим подробнее запись уровня 1 и О в элемент памяти. Предположим, на выход первого инвертора 1 записывают уровень 1. Выход второго инвертора 2 подключен к шине 9 через открытый транзистор 12. Выход первого инвертора 1 находится в третьем состоянии, и через транзистор 3 выборки выход первого инвертора 1 подключается к разрядной шине 5 первого порта, находящейся в состоянии 1, происходит заряд паразитной емкости выхода первого

5

0

инвертора 1 до 1. По окончании импульса записи коммутирующие транзисторы 10 и 11 открываются и подключают входы питания триггера к шине 14 питания, закрывается транзистор 12, выход первого инвертора 1 подключается к шине 14 питания и через открытый р-канальный транзистор первого инвертора 1 на его выходе устанавливается напряжение, равное напряжению питания.

Предположим, на выход первого инвертора 1 записывается уровень О. Выход второго инвертора 2 подключен к шине 9 через открытый транзистор 12, выход первого инвертора 1 находится в третьем состоянии, происходит разряд паразитной емкости выхода первого инвертора 1 до О. По окончании импульса записи коммутирующие транзисторы 10 и 11 открываются и подключают нагрузочные транзисторы первого и второго инверторов 1, 2 к шине 14 питания, закрывается транзистор 12, выход первого и второго инверторов 1, 2 подключается к шине 14 питания и через открытые р-канальные транзисторы первого и второго инверторов 1, 2 происходит заряд паразитной емкости первого и второго инверторов 1, 2. Длительность строба записи меньше длительности импульса выборки шин 7, 8, следовательно, к выходу первого инвертора 1 подключена емкость разрядной шины 5 или 6, на два порядка превышающая паразитную емкость выхода второго инвертора 2. Выход второго инвертора 2 за 1-2 не заряжается до уровня напряжения питания, на выходе первого инвертора 1 устанавливается напряжение, равное уровню О, замыкается цепь положительной обратной связи, обеспечиваю- дс щая хранение информации в элементе памяти.

Формула изобретения

5

0

5

0

Элемент памяти, содержащий триггер на КМДП-транзисторах, два элемента выборки на МДП-транэисторах, истоки которых соединены с первым выходом триггера, затворы подключены к первой и второй шинам выборки элемента памяти соответственно, а стоки - к первой и второй разрядным шинам элемента памяти соответственно, вход нулевого потенциала триггера

подключен к шине нулевого потенциала элемента памяти, отличающийся тем, что, с целью повышения надежности элемента памяти, он содержит ключевой элемент на двух коммутирующих МДП-транзисторах и установочном МДП-транзисторе, исток и сток которого соединены с входом нулевого потенциала и вторым выходом

триггера соответственно, затвор установочного транзистора подключен к шине записи элемента памяти и соединен с затворами коммутирующих транзисторов, истоки которых подключены к шине питания элемента памяти, а стоки соединены с первым и вторым входами питания триггера соответственно.