Оперативное запоминающее устройство Советский патент 1993 года по МПК G11C11/40 

Изобретение относится к области микроэлектроники и может быть использовано в интегральных оперативных запоминающих устройствах (ОЗУ).

Целью изобретения является повышение быстродействия устройства.

ОЗУ, представленное на чертеже, содержит элементы памяти 1i .„ 1 m, каждый из которых состоит из триггера на КМДП- транзисторах 2, 3 и А, 5 и первого, и второго транзисторов связи 6, 7, входов-выходов 8, 9, входа питания 10. Кроме того, устройство содержит адресные шины 11i ... 11 m, шину 12 нулевого потенциала, первую и вторую разрядные шины 13, 14 соответственно, блок 15 ключей на транзисторах-16, 17 формирователь опорного напряжения 18 на транзисторах 19, 20, первый и второй опорные входы 21, 22. ОЗУ содержит формирователь тока 23, выполненный на нагрузочных элементах 26, 27, входы 28 выборки устройства, первый и второй информационные входы 29, 30 устройства.

ОЗУ работает следующим образом. Рассмотрим хранение и запись информации в элементе памяти li. В исходном состоянии на шине 11i и входе 28 поддерживаются низкие уровни напряжения. При этом транзисторы 26, 27 и соответственно транзисторы 16 и 17 закрыты, и в шинах 13 и 14 токи не протекают. Транзисторы 6, 7 также закрыты. Будем считать, что в исходном состоянии транзистор 2 включен, а транзистор 4 выключен. При выборке на шину 111 подается положительный импульс напряжения - U1n. На вход 28 также подается положительный импульс напряжения. Затем для записи информации на входе 30 потенциал повышается, а на входе 29 поддерживается низкий уровень напряжения. В результате этого через цепь открытый транзистор 27 в базу транзистора 17 поступает импульс тока 1в.17, приводящий к его включению. Возникающий при этом импульс коллекторного тока транзистора 17 протекает через шину 14 в транзистор 7. При этом током базы транзистора 7 1в.7 разряжается узловая емкость триггера и потенциал стока транзистора 4 -Uc.4. понижается. После того, когда величина Uc.4. станет меньше порогового напряжения транзистора 2, он закрывается. После отпирания транзистора 3 и возрастания потенциала Uc.4 свыше порогового напряжения транзистора 4 он открывается. В результате этого элемент 1i переключается в противоположное состояние.

Потенциал на входе 21 - U21 выбирается таким образом, что в процессе переключения элемента 1i ток разрядной шины 14 1рш полностью поступает в элемент 1i, a после его переключения, когда величина Uc.4. снизится до приемлемой величины, ток рш отводится в транзистор 20. Это позволяет уменьшить перепад напряжения на разрядной шине 14 и предотвратить возможность поступления тока 1рш, после переключения элемента 1i в элементы памяти данного разряда невыбранные по адресным шинам и находящиеся в таком же исходном состоянии. Величина Uai ориентировочно выбирается следующим образом. Например, при равных значениях ширин и пороговых напряжений транзисторов 2 и 3

величина UCA, при которой элемент памяти практически переключился, составляет Unep c.4. U1ii/2 и величина U21 выбирается равной Unep c.4.

По окончании з.аписи потенциал на входе 30 понижается, а на шине 111 и 28 понижается. В результате транзисторы 27 и 17 закрываются (открытый транзистор 25 обеспечивает разряд узла базы транзистора 17 до нуля для надежного запирания) и ОЗУ

переходит в режим хранения информации. Положительный эффект в ОЗУ можно объяснить следующим образом. Ориентиро- вочно длительность переключения элемента памяти tnep можно оценить из уравнения

с-ди m

tnep -Г--- -(1) I Б 7

в котором С и A U - емкость и перепад напряжения в узле стока транзистора 4 при переключении элемента памяти. Транзи- стор 17 работает в активном режиме и, если . транзистор 7 также работает в активном ре- жиме, то

I Б 7 1 Б 17

В17

67 + 1

(2)

где В17 и В - нормальные коэффициенты усиления транзисторов 17 и 7.

Поскольку в пределах данного кристалла ОЗУ В Bi7 и обычно , из уравнения (2) следует, что 1в7 1Б17 и величина IB не зависит от технологического разброса величины В. Соответственно, как следует из (1) величина tnep не зависит от В. Так как ОЗУ обычно проектируется в расчете на худший случай, уменьшение более, чем в 2 раза разброса tnep эквивалентно увеличению быстродействия ОЗУ.

Дополнительное повышение быстродействия ЗУ обусловлено уменьшением перепада напряжения на разрядных шинах - Дирш. Обычно величина ирш изменяется от напряжения питания Еп до нуля.

- U БЭ20

где 1)БЭ20 - напряжение прямосмещенного эмиттерного перехода транзистора 20 и составляет приблизительно 1,8 В, при Еп 5 В. Уменьшение Дирш в 1,5 раза позволяет сократить длительность этапа восстановления потенциалов разрядных шин teoccr, при переходе от режима записи к режиму считывания, поскольку

toocci Срш ЛЦрш/

рш

где Срш - паразитная емкость разрядной шины.

Считывание информации осуществляется известными для ОЗУ на подобных элементах памяти способами: с потенциальным или токовым считыванием.

Изобретение позволяет в 1,5 - 2 раза в сравнении с прототипом сократить время записи информации и сократить цикл восстановления после записи. Использование таких устройств в микросхемах памяти позволит улучшить их динамические параметры.

Ф о р м у л а и з о б р е т е н и я

Оперативное запоминающее устройство, содержащее элементы памяти, каждый из которых состоит из триггера на КМДП- транзисторах, первого и второго транзисто- ров связи, стоки первого и второго КМДП-транзисторов триггера объединены и : подключены к адресной шине, истоки третьего и четвертого КМДП-транзисторов объединены и подключены к шине нулевого

0

5

0

5

0

5

потенциала, истоки первого и второго транзисторов соединены со стоками третьего и четвертого КМДП-транзисторов и с базами первого и второго транзисторов связи соответственно, эмиттеры первых и вторых транзисторов связи каждого из элементов памяти подключены к первой и второй разрядным шинам соответственно, а коллекторы подключены к шине питания устройства, отличающееся тем, что, с целью повышения быстродействия устройства, оно содержит блок ключей на первом и втором транзисторах, элементы которых подключены к шине нулевого потенциала,,а коллекторы - к первой и второй разрядным шина соответственно, формирователь, опорного напряжения на первом и втором транзисторах, коллекторы которых подключены к шине питания, эмиттеры - к первой и второй разрядным шинам соответственно, а базы являются первым и вторым опорными входами устройства соответственно, формирователь тока, выполненный на двух нагрузочных элементах и первом и втором МДП-транзисторах, затворы которых объединены и являются входом выборки устройства, истоки являются первым и вторым информационными входами устройства соответственно, истоки соединены с базами первого и второго транзисторов блока ключей соответственно и с первыми выводами первого и второго нагрузочных элементов соответственно, вторые выводы которых подключены к шине нулевого потенциала.

Изобретение относится к микроэлектронике и может быть использовано в интегральных оперативных запоминающих устройствах (ОЗУ). Целью изобретения является повышение быстродействия устройства. ОЗУ содержит элементы памяти 1i ... 1, каждый из которых состоит из триггера на КМДП-транзисторах 2, 3 и 4, 5 и первого и второго транзисторов связи 6, 7, входов-выходов 8, 9, входа питания 10. Устройство содержит также адресные шины 11i ... 11, шину нулевого потенциала 12, первую, вторую разрядные шины 13,14 соответствен но, блок ключей на транзисторах 16, 17, формирователь опорного напряжения 18 на транзисторах 19, 20, первый и второй опорные входы 21, 22. ОЗУ содержит формирователь тока 23, выполненный на нагрузочных элементах 26, 27, входы выборки 28, первый и второй информационные входы 29, 30. 1 ил.