Устройство для контроля хода программ Советский патент 1991 года по МПК G06F11/28 

1

(21)4636749/24

(22)12.01.89

(46) 30.04.91. Бюл. # 16

(71) Московский энергетический инсти

тут

(72):0.В.Исаев, Е.А.Ткачева,

В.Ф.Власов и А.В.Гаскель

(53) 681.326.7(088.8)

(56) Авторское свидетельство СССР

И 1427367, кл. G 06 F 11/00, 1987.

Автоматизация проектирования микропроцессорных устройств. - Минск, 1986, с. 68-73.

(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ХОДА ПРОГРАММ

(57) Изобретение относится к вычис- лительной технике и может быть ис пользовано для контроля выполнения программ в вычислительных системах.

Целью изобретения является повышение достоверности контроля и расширение области применения устройства за счет использования его в существующих вычислительных системах. Устройство содержит первый регистр I адреса, блок памяти 2, второй регистр 3- сигнатур, счетчик 4 команд, сигна турный анализатор 5, блок сравнения 6, первый 7 и второй 8 триггеры, первый 9 и второй 10 формирователи импульсов, первый 11, второй 12, третий 13 и четвертый 19 элементы И. Устройство позволяет обнаруживать сбои, приводящие к зацикливанию или останову процессора, за счет указания количества адресов во фрагменте программы и осуществления контроля по истечении требуемого количества N адресных переходов. I ил.

(Л

О5 4 СП

со ел

со

v

Изобретение относится к вычислительной технике и может быть исполь зовано для контроля выполнения программ в вычислительных системах

Цель изобретения - повышение достоверности контроля.

На чертеже изображена схема устройства для контроля хода программ.

Устройство содержит первый ре-

гистр 1 адреса, блок 2 памяти, второй регистр 3 сигнатур, счетчик 4 команд, сигнатурный анализатор 5, блок 6 сравнения, первый 7 и второй 8 триггеры, первый 9 и второй 10 фор- мирователи импульсов, первый 11, второй 12 и третий 13 элементы И, адресные входы 14 (шина адреса), тактовый вход 15 (строб адреса), вход 16 сброса, выход 17 признака ошибки,

группу информационных выходов 18 адреса начала фрагмента контролируемой программы и четвертый элемент И 19, а также выход 20 признака записи, выход 21 признака эталонных сигнатур и выход 22 признака количества команд во фрагменте блока 2 памяти.

Устройство основано на ассоциативном принципе определения адреса начала фрагмента и его длины. Вся об- ласть памяти, занимаемая программой, разделяется на фрагменты, соответствующие подпрограммам и отдельным частям подпрограммы без разветвлений. Начальные адреса этих фрагментов

фиксируются в блоке 2, который может представлять собой программируемую логическую матрицу (ПЛМ) типа 556 PTI (при нескольких десятках начальных адресов) либо может быть собран на адресных БИС (сотни-тысячи адресов).

Устройство работает следующим образом.

При включении питания сигнал

Сброс на входе 16, устанавливает уровень О на выходах триггера 8 и сигнатурного анализатора 5, а на выходе триггера 7 - уровень 1. По переднему фронту тактового сигнала на входе 15, поступающего на вход элемента И II, на выходе последнего появляется 1, что ведет к переключению элемента И 19 в состояние 1, вследствие чего адрес начала фрагмен- та, выставляемый микропроцессором (не показан) на шине 14 адреса фиксируется в регистре 1 и затем поступает на входы блока 2. На выходах

блока 2 формируются следующие признаки фрагмента программы: признак записи начального адреса фрагмента (выход 20); эталонная сигнатура последовательности адресов фрагмента (выход 21) и количество адресов во фрагменте (выход 22).

При появлении признака записи на выходе 20 на выходе элемента И 12 формируется единичный сигнал записи сигнатуры (21) в регистр 3 сигнатур и количества команд (22) в счетчик 4. Одновременно по переднему фронту строба адреса (15)текущий адрес принимается на сигнатурный анализатор 5. Также по данному фронту строба адреса (15) на выходе формирователя 9 импульсов появляется 1, устанавливающая триггер 7 в состояние О, осуществляя блокировку элемента И 12.

Но каждому следующему стробу адреса (15) происходит вычитание содержимого счетчика 4 и формирование сигнатуры в анализаторе 5 до появления сигнала отрицательного переполнения счетчика 4. По заднему фронту этого сигнала в триггере 8 фиксируется результат сравнения сигнатур, поступающий с выхода блока 6 сравнения, сформированный в результате сравнения эталонной сигнатуры из регистра 3 и текущей сигнатуры из анализатора 5. С задержкой, достаточной для установки триггера 9, формирователь 10 импульсов выдает нулевой сигнал сброса сигнатурного анализатора 5 и установки в состояние I триггера 7, подготавливая устройство к обработке следующего фрагмента программы. В случае несравнения сигнатур инверсный выход триггера 8 устанавливается в О, блокируя через элемент И 1I работу устройства, причем на выходе 17 присутствует единичный признак ошибки, а на выходах 18 - адрес начала фрагмента, в котором произошла ошибка.

Из описания работы устройства следует, что при выходе на начальный адрес фрагмента, зафиксированный в блоке 2, необходимо указать точное количество адресов во фрагменте. Следовательно, контролируемая программа должна удовлетворять следующим условиям:

- отсутствие косвенной адресации (т.е. адрес следующего обращения зависит только от выполнения условий и

не зависит от формируемого содержимого регистра или памяти);

- отсутствие циклов с неопределенным заранее количеством повторений в цикле.

Таким образом, использование предлагаемого устройства для контроля хода программ в вычислительных системах позволяет обнаруживать сбои, приводящие к зацикливанию или останову процессора, за счет указания количества адресов во фрагменте и осуществления контроля по истечении требуемого количества адресных переходов Устройство может быть использовано в эксплуатирующихся вычислительных системах за счет простого подключения к адресной шине. Использование устройства позволяет увеличить достоверность контроля, так как обнаруживает сбои, приводящие к зацикливанию или останову.

Формула изобретения

Устройство для контроля хода программ, содержащее блок памяти, два регистра, сигнатурный анализатор и блок сравнения, причем группа информационных входов первого регистра является группой информационных входов устройства для подключения к шине адреса контролируемой вычислительной системы, группа выходов сигнатурного анализатора соединена с первой группой входов блока сравнения, отличающееся тем, что, с целью повышения достоверности контроля, оно дополнительно содержит счетчик, два триггера, два формирователя импульсов и четыре элемента И, причем выход первого триггера соединен с первыми входами первого и второго элементов И, первый вход третьего элемента И является тактовым входом устройства, второй вход третьего элемента И подключен к инверсному выходу второго триггера,

прямой выход которого является выходом признака ошибки устройства, выход третьего элемента И соединен с вторым входом второго элемента И, входом первого формирователя импульсов, тактовым входом сигнатурного анализатора, установочный вход которого объединен с установочным входом

первого триггера и подключен к выходу четвертого элемента И, первый вход которого объединен с входом сброса второго триггера и является входом сброса устройства, второй

5 вход четвертого элемента И подключен к выходу второго формирователя импульсов, вход которого объединен с тактовым входом второго триггера и подключен к выходу переполнения счет0 чика, установочный вход которого объединен с тактовым входом второго регистра и соединен с выходом первого элемента И, второй вход которого соединен с выходом признака записи

5 блока памяти, группа адресных входов которого подключена к группе разрядных выходов первого регистра, которые являются группой информационных выходов устройства для считывания

0 адреса начала фрагмента контролируемой программы, выход второго элемента И соединен с тактовым входом первого регистра, выход первого формирователя импчтьса соединен с тактовыми входами первого триггера и счетчика, группа входов параллельной загрузки которого соединена с группой выходов признака количества команд во фрагменте программы блока памяти, группа

0 выходов признака сигнатуры фрагмента которого соединена с группой информационных входов второго регистра,группа разрядных выходов которого соединена с второй группой входов блока

5 сравнения, выход которого соединен с информационным входом второго триггера, информационный вход первого триггера подключен к шине нулевого потенциала.