Устройство для тестирования цифровых блоков Советский патент 1991 года по МПК G06F11/26 

ё

Изобретение относится к вычислительной технике и может быть использовано при разработке устройств для диагностики цифровых схем. Цель изобретения - повышение оперативности контроля. Устройство содержит сумматор 1 по модулю два, регистр 2 сдвига, генератор 4 импульсов, элемент И 7, счетчики 8, 10, триггер-9, блок 11 памяти, блок 15 элементов И, схему 13 сравнения, элемент 14 задержки, индикатор 16. Изобретение позволяет осуществлять диагностику цифровых блоков за счет анализа сигнатур соответствующих неисправностей. 1 ил.

О

ел о ел

4 О

Изобретение относится к вычислительной технике и может найти применение при разработке устройств для диагностики схем.

Цель изобретения - повышение оперативности контроля.

На чертеже представлена схема устройства.

Устройство содержит сумматор 1 по модулю два, регистр 2 сдвига, контролируемый блок 3, генератор 4 импульсов, вход 5 запуска устройства, вход 6 сброса устройства, элемент И 7, счетчик 8, триггер 9, счетчик 10, блок 11 памяти, схему 12 сравнения, элемент ИЛИ 13, элемент 14 задержки, блок 15 элементов И, индикатор 16.

Устройство работает следующим образом.

Перед началом работы в устройство поступает сигнал по входу 6, который устанавливает в начальное состояние регистр 2 сдвига, сбрасывает в нулевое состояние счетчик 8, устанавливает в начальное состояние контролируемый блок 3, в нулевое - триггер 9 и сбрасывает в нулевое состояние счетчик 10.

Далее сигналом по входу 5 пуска триггер 9 устанавливается в единичное состояние, элемент И 7 открывается и импульсы с выхода генератора 4, проходя через элемент И 7, поступают на входы синхронизации регистра 2 сдвига, контролируемого блока 3 и на суммирующий вход счетчика 8, инициируя их работу.

Двоичные числа, порождаемые автономным генератором, состоящим из регистра 2 сдвига, сумматора 1 и контролируемого блока 3, с группы выходов регистра 2 сдвига поступают на первую группу входов схемы 12 сравнения, на группу входов контролируемого блока 3 и на вторую группу входов сумматора 1. Контролируемый блок 3 реагирует на тестовые воздействия в виде двоичных комбинаций на первую группу входов сумматора 1, участвуя тем самым в формировании очередного тестового числа в регистре 2 сдвига. Таким образом, регистр 2 сдвига вместе с сумматором представляет собой сигнатурный анализатор, сворачивающий выходную информацию контролируемого блока 3.

При переполнении счетчика 8 импульс с его выхода поступает на вход сброса триггера 9, устанавливая его в нулевое состояние. Тем самым закроется элемент И 7, что прервет поступление тактовых импульсов в блоки устройства. Одновременно импульс переполнения счетчика 8, проходя через элемент ИЛИ 13 и элемент 14 задержки, поступит на вход считывания блока 11 памяти и на управляющий вход схемы 12 сравнения. Число, содержащееся в регистре 2

сдвига, сравнивается с эталонной сигнатурой исправного контролируемого блока 3, находящейся в нулевой ячейке блока 11 памяти. При совпадении указанных чисел на

выходе сравнения блока 12 формируется сигнал, который поступает на управляющий вход ключевой схемы 15, содержимое счетчика 10 поступает на блок 16 индикации. Появление на индикации нулевой информации говорит об исправности контролируемого блока 3.

При несовпадении чисел сигнал несравнения с выхода схемы 12 сравнения поступает на суммирующий вход счетчика 10,

увеличивая его содержимое на единицу. Одновременно этот сигнал с некоторой задержкой поступает на вход считывания блока 11 памяти и на управляющий вход схемы 12 сравнения, вызывая сравнение содержимого регистра 2 сдвига с содержимым очередной ячейки блока 11 памяти.

Таким образом, в процессе работы конечная сигнатура, содержащаяся в регистре 2 сдвига, последовательно сравнивается с

сигнатурами конкретных неисправностей, хранящихся в ячейках блока 11 памяти. Если при очередном сравнении появится сигнал сравнения на выходе схемы 12 сравнения, то это будет говорить об идентификации неисправности. Номер этой неисправности будет высвечен на индикаторе. Номер неисправности фактически совпадает с номером ячейки блока 11 памяти и по нему оператор имеет возможность сразу установить неисправный элемент цифрового блока.

Формула изобретения Устройство для тестирования цифровых блоков, содержащее сумматор по модулю

два, регистр сдвига, генератор импульсов, элемент И, триггер, два счетчика, блок памяти, элемент ИЛИ, элемент задержки и схему сравнения, причем вход запуска устройства соединен с первым информационным входом триггера, выход которого соединен с первым входом элемента И, выход которого соединен со счетным входом первого счетчика, с входом синхронизации регистра сдвига и является выходом устройства для

подключения к информационному входу контролируемого устройства, группа выходов устройства для подключения к выходам контролируемого блока соединена с первой группой входов сумматора по модулю 2,

группа выходов которого соединена с группой входов регистра сдвига, группа выходов которого соединена с второй группой входов сумматора по модулю 2, выход генератора импульсов соединен с вторым выходом элемента И и с тактовым входом триггера,

выход переполнения первого счетчика соединен с первым входом элемента ИЛИ, второй вход которого и счетный вход второго счетчика соединены с выходом неравенства схемы сравнения, первая группа входов которой соединена с группой выходов блока памяти, группа адресных входов которого соединена с группой выходов второго счетчика, выход элемента ИЛИ через элемент задержки соединен с входом чтения блока памяти и с управляющим входом схемы сравнения, отличающееся тем, что, с целью повышения оперативности контроля, устройство содержит блок элементов И и индикатор, причем вход сброса устройства

0

5

соединен с вторым информационным входом триггера и с выходами сброса первого и второго счетчиков регистра сдвига и является выходом устройства для подключения к входу сброса контролируемого блока, группа выходов второго счетчика соединена с группой информационных входов блока элементов И, управляющий вход которого соединен с выходом равенства схемы сравнения, вторая группа входов которой соединена с группой выходов регистра сдвига, выходы блока элементов И соединены с входами индикатора, выход переполнения первого, счетчика соединен с входом сброса триггера.