Устройство для вывода информации Советский патент 1991 года по МПК G06F13/12 G06F3/00 

сопровождения подаются на вход 8 устройства. Адрес при загрузке и выводе формируется счетчиком 21. Конечное значение адреса после загрузки данных записывается в регистр 22 и при выводе информации непрерывно сравнивается с текущим адресом счетчика 21 с помощью блока 23 сравнения. Режимы вывода - непрерывный или шаговый - задаются сигналами по входам 1,3 и фиксируются триггерами 10,11. Импульсы запроса данных от внешнего устройства по входам 4, 5 через элементы ИЛИ 12, И 19 включают триггер 24, управляющий через элемент ИЛИ 30 формирователем 31 импульсов. Импульс

формирователя 31 обеспечивает цикл вывода единицы информации из блока 27 памяти. С помощью триггеров 11, 25, 20, 26 обеспечивается одноразовый запуск формирователя 31 от синхронных или асинхронных сигналов запроса данных. После вывода всего массива сигнал блока 23 сравнения включает триггер 29, который через элементы И 17, ИЛИ 15 обнуляет счетчик 21 и с помощью счетчика 33 и элементов И 28, 32 выставляет по выходам 35, 36 сигналы Конец передачи и Готовность повторного вывода. Данные выводятся во внешнее устройство по выходу 34 устройства. 1 ил.

Изобретение относится к вычислительной технике и может быть использовано для вывода информации из ЭВМ на периферийf 2 ные устройства. Цель изобретения - расширение области применения за Ьчет обеспечения многократного непрерывного или шагового ввода данных во внешнее устройство с синхронным или асинхронным запросом информации. Устройство содержит входы 1-9. триггеры 10. 11, 18.20.24,25,26. 29, элементы ИЛИ 12, 13, 15.16,30, элементы И 17, 19, 28, 32, элемент 14 задержки, счетчик 21, регистр 22, блок 23 сравнения, блок 27 памяти, формирователь 31 импульсов, счетчик 33, выходы 34, 35, 36 устройства. Режимы загрузки или вывода задаются сигналом по входу 7, данные по входу 6 загружаются в блок 27 памяти, импульсы ЕШ Ј О ел о ел 00

Изобретение относится к вычислительной технике и может быть использовано для вывода информации из ЭВМ на периферийные устройства.

Целью изобретения является расширение области применения устройства путем обеспечения многократного непрерывного и пошагового режимов вывода информации.

На чертеже приведена блок-схема устройства.

Устройство содержит вход 1 непрерывного вывода, вход 2 начальной установки, вход 3 шагового вывода, вход 4 синхронных запросов данных, вход 5 асинхронных запросов данных, информационный вход 6, вход 7 вывода данных, вход 8 сигналов сопровождения данных, тактовый вход 9, первый и второй триггеры 10, 11, четвертый и первый элементы ИЛИ 12, 13, элемент 14 задержки, третий и второй элементы ИЛИ 15, 16. третий элемент И 17, шестой триггер 18, второй элемент И 19, седьмой триггер 20, первый счетчик 21, регистр 22, блок 23 сравнения, четвертый, пятый и третий триггеры 24 - 26, блок 27 памяти, первый элемент И 28, восьмой триггер 29, пятый элемент ИЛИ 30, формирователь 31 импульсов, четвертый элемент И 32, второй счетчик 33, информационный выход 34, выход 35 готовности к выводу, выход 36 конца передачи данных.

Устройство работает с синхронным и асинхронным внешними устройствами. Синхронное внешнее устройство выдает сигналы запросов по входу 4 непрерывно с заданной частотой, независимо от получения выведенной информации. Асинхронное внешнее устройство выдает сигналы запросов по входу 5 только после приема и обработки выведенной информации.

Устройство работает следующим образом. В исходном положении импульс по зходу 2 начальной установки устанавливает триггеры 10, 11, 20,24, 25, 26 и счетчик 21 в нулевое положение. В процессе работы устройство выполняет два цикла: цикл загрузки информации в блок 27 памяти и затем

цикл вывода информации во внешнее устройство. Режим загрузки задается потенциальным сигналом низкого уровня по входу 7, который подается на вход установки режима блока 27 памяти. В режиме загрузки

данные по входу 6 побайтно поступают на информационный вход блока 27 памяти, импульс сопровождения - по входу 8 через элемент ИЛИ 16 на управляющий вход блока 27 памяти. Адреса для загрузки данных задаются счетчиком 21, содержимое которого после загрузки очередного байта увеличивается на единицу импульсом с выхода элемента ИЛИ 16, задержанным элементом

14 задержки. По окончании цикла загрузки устройство переводится в цикл вывода данных. При этом на входе 7 устанавливается потенциальный сигнал высокого уровня, который поступает на D-вход триггера 18, тактовый вход регистра 22 и входы элементов И 17, 32. По фронту этого сигнала в регистр 22 со счетчика 21 записывается конечный адрес массива данных, загруженного в блок 27 и определяющего его формат. После этого на входах блока 23 сравнения коды совпадают и сигнал совпадения подается на D-вход триггера 29, на тактовый вход которого поступают тактовые импульсы с входа 9 устройства. Триггер 29 текущим тактовым

импульсом устанавливается в единичное со

стояние, обнуляет счетчик 23 и открывает элемент И 17. Очередной тактовый импульс через элемент И 17, ИЛИ 15 обнуляет счетчик 21. После этого коды на входах блока 23 сравнения не совпадают и снимается сигнал совпадения с D-входа триггера 29. Триггер 29 устанавливается в нулевое положение текущим тактовым импульсом, закрывает элемент И 17 и снимает сигнал со сбросового входа счетчика 33. Счетчик 33 заполняется тактовыми импульсами и формирует на первом выходе импульс, поступающий нг вход элемента И 32. Сигнал с второго выхода счетчика 33 поступает на его управляющий вход и запрещает дальнейший счет, Импульс с выхода элемента И 32 поступает на выход 35 устройства в виде сигнала готовности к выдаче данных.

Вывод данных производится в режиме непрерывного или шагового вывода. Режим непрерывного вывода устанавливается импульсным сигналом по входу 1 устройства, при этом срабатывает триггер 10 и подго- тавливает к открыванию элемент И 19. Управляющие импульсы от синхронного или асинхронного внешнего устройства поступают по входам 4 или 5 соответственно и через элементы ИЛИ 12, И 19, периодически устанавливая триггер 24 с единичное состояние. По фронту сигнала триггера 24 через элемент ИЛИ 30 формирователь 31 формирует импульс, который устанавливает триггер 18 в единичное состояние и через элемент ИЛИ 16 подается на управляющий вход блока 27 памяти. Это обеспечивает вывод данных на выход 34 устройства из блока 27 по адресу, заданному счетчиком 21. По окончании цикла вывода одного байта данных с помощью элемента 14 задержки содержимое счетчика 21 увеличивается на единицу, а через элемент ИЛИ 13 триггер 24 устанавливается в нулевое положение, что обеспечивает прием следующего управляющего импульса с входа 4, 5 устройства. В процессе вывода данных состояние счетчика 21 сравнивается с содержимым регистра 2 с помощью блока 23 сравнения. После вывода последнего байта данных коды на входах блока 23 сравнения совпадают, сигнал совпадения через элемент И 28, подготовленный к открыванию триггером 18, выдается на выход 36 устройства в виде сигнала Конец передачи. При этом аналогично описанному срабатывает триггер 29, обнуляется счетчик 33 и через элемент И 17 - счетчик 21, после чего триггер 29 устанавливается в нулевое положение, а счетчик 33 формирует импульс, который через элемент И 32 в виде сигнала

готовности устройства снова выдается на внешнее устройство, что свидетельствует о готовности к повторной выдаче данных или к загрузке нового массива.

Шаговый режим вывода данных задается импульсным сигналом по входу 3 устройства, при этом срабатывает триггер 11. Предварительно сбрасывается режим непрерывной работы сигналом начальной установки по входу 2 устройства, триггер 10 обнуляется и закрывает элемент И 19. Если устройство работает с синхронным внешним устройством, то последнее непрерывно с заданной частотой выдает по входу 4 управляющие импульсы запросов, которые поступают на тактовый вход триггера 25. При подаче импульса ШАГ триггер 11 выдает единичный сигнал на D-вход триггера 25, который устанавливается в единичное состояние текущим управляющим импульсом синхронного внешнего устройства. Сигнал с выхода триггера 25 через элемент ИЛИ 30 включает формирователь 31, импульс которого описанным выше образом считывает один байт данных из блока 27 на выход 34 устройства. После одного цикла считывания происходит приращение адресного счетчика 21 на единицу, импульс с выхода элемента 14 задержки через элемент ИЛИ 13 обнуляет триггеры 11, 25, и устройство готово к выводу следующего байта данных по сигналу ШАГ синхронно с управляющим импульсом синхронного внешнего устройства.

Если устройство работает с асинхронным внешним устройством, которое при выводе информации выдает следующий импульс запроса только после приема и обработки текущего выведенного байта данных, то первый асинхронный сигнал запроса подается по входу 5 на триггер 20 и устанавливает его в единичное состояние. Триггер 20 выдает единичный сигнал на D-вход триггера 26. При подаче импульса ШАГ по входу 3 триггер 26 устанавливается в единичное со- стояние, аналогично описанному выше через элемент ИЛИ 30 включается формирователь 31 и происходит вывод одного байта данных из блока 27 памяти на выход 34 устройства. После этого обнуляются триггеры 20, 26. После получения и обработки байта информации асинхронное внешнее устройство снова выдает сигнаи запроса по входу 5, который устанавливает триггер 20 в единичное состояние, а последовательная подача импульсов ШАГ по входу 3 обеспечивает шаговый вывод данных по всем адресам блока 27 памяти всегда после поступления сигнала запроса от асинхронного внешнего

устройства. Окончание вывода данных в шаговом режиме определяется так же, как и при непрерывном выводе, с помощью регистра 22, блока 23 сравнения, триггеров 18, 29. счетчика 33 аналогично описанному выше. Для реализации шаговой загрузки данных в накопитель 27 устанавливается режим загрузки по входу 7 устройства, импульсы сопровождения данных подаются по входам 4 или 5, а сигнал ШАГ по входу 3 обеспечивает запуск формирователя 31 и запись данных с входа 7 в блок 27 памяти.

В предложенном устройстве обеспечивается сопряжение с синхронными или асинхронными внешними устройствами в непрерывном или шаговом режиме работы, что повышает контролепригодность устройства, его приспособленность к проведению контроля побайтной загрузки или вывода информации, что расширяет область применения устройства по сравнению с известным. В отличие от известного предложенное устройство обладает свойствами универсальности за счет обеспечения непрерывного или шагового режима вывода данных при работе с различными по принципу обмена внешними устройствами, а также за счет возможности многократного вывода одного и того же массива данных без повторной его загрузки в накопитель.

Формула изобретения Устройство для вывода информации, содержащее первый и второй счетчики, блок памяти, первый, второй и третий элементы ИЛИ, элемент задержки, формирователь импульсов, регистр, блок сравнения, первый элемент И. первый вход которого соединен с выходом блока сравнения, выходы первого счетчика соединены с адресными входами блока памяти, информационные входы которого являются информационными входами устройства, выход элемента задержки соединен с первым входом первого элемента ИЛИ, вход записи-чтения блока памяти и вход записи регистра являются входом вывода данных устройства, вход формирователя сигналов соединен с первым входом второго элемента ИЛИ, отличающееся тем, что, с целью расширения области применения путем обеспечения многократного непрерывного и пошагового режимов вывода информации, в устройство введены с первого по восьмой триггеры, четвертый и пятый элементы ИЛИ, второй, третий и четвертый элементы И, вход установки в Г первого триггера является входом непрерывного вывода устройства, вход уста

новки в О первого триггера, второй вход первого элемента ИЛИ и первый вход третьего элемента ИЛИ являются входом начальной установки устройства, выход третьего

элемента ИЛИ соединен с входом сброса первого счетчика, выходы которого соединены с информационными входами регистра и входами первой группы блока сравнения, входы второй группы которого соединены с

выходами регистра, вход установки в Г второго триггера и стробирующий вход третьего триггера являются входом пошагового вывода устройства, выход первого триггера соединен с первым входом второго

элемента И, второй вход которого соединен с выходом четвертого элемента ИЛИ, выход второго элемента И соединен с входом установки в 1 четвертого триггера, выход которого соединен с первым входом пятого элемента ИЛИ, второй и третий входы которого соединены с выходами третьего vi пятого триггеров, выход пятого элемента ИЛИ соединен с входом формирователя импульсов,

выход которого соединен со стробирующим входом шестого триггера, выход которого соединен с вторым входом первого элемента И, выход которого является выходом конца передачи данных устройства, выход второго

триггера соединен с информационным входом пятого триггера, стробирующий вход которого и первый вход четвертого элемента ИЛИ являются входом синхронных запросов данных устройства, вход установки

в Г седьмого триггера и второй вход четвертого элемента ИЛИ являются входом асинхронных запросов данных устройства, выход седьмого триггера соединен с информационным входом третьего триггера, входы

установки в О второго, третьего, четвертого, пятого и седьмого триггеров соединены с выходом первого элемента ИЛИ, второй вход второго элемента ИЛИ является входом сигналов сопровождения данных устройства, выход второго элемента ИЛИ соединен со стробирующим входом блока памяти и через элемент задержки - с тактовым входом первого счетчика, выходы блока памяти являются информационными выходами устройства, первые входы третьего и четвертого элементов И и информационный вход шестого триггера являются входом вывода данных устройства, второй вход третьего элемента И, стробирующий вход

восьмого триггера и тактовый вход второго счетчика являются тактовым входом устройства, выход третьего элемента И соединен с вторым входом третьего элемента И, выход блока сравнения соединен с информацией

ным входом восьмого триггера, выход кото-входом четвертого элемента И, а второй вы- рого соединен с третьим входом третьего эле-ход - с управляющим входом второго счет- мента И и входом сброса второго счетчика,чика, выход четвертого элемента И является первый выход которого соединен с вторымвыходом готовности устройства.