Запоминающее устройство с самоконтролем Советский патент 1991 года по МПК G11C29/00 

Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах.

Целью изобретения является повышение надежности устройства за счет контроля цепей коррекции ошибок во время функционирования.

На фиг. 1 приведена структурная схема запоминающего устройства с самоконтролем; на фиг. 2 - блок управления.

Устройство (фиг. 1) содержит шифратор 1, сумматор 2 по модулю два, дешифратор 3, накопитель 4, регистр 5 информационных разрядов, первый элемент ИЛИ 6, второй элемент ИЛИ 7, триггер 8, регистр 9 контрольных разрядов, блок 10 управления.

На фиг. 1 также обозначены выходы 11 и 12, вход 13 и выход 14 блока 10 управления.

Блок 10 управления (фиг. 2) содержит генератор 15 импульсов, счетчик 16, дешифратор 17, триггер 18, элемент И 19.

На фиг.1 также показаны вход 20 обращения, информационные выходы 21 и выход 22 признака ошибки устройства.

Устройство работает следующим образом.

При отсутствии сигнала обращения на входе 20 регистры 5 и 9, триггер 8 и счетчик 15 находятся в нулевом состоянии, кроме того, запрещается генерация импульсов генератором 15.

В устройстве использованы коды, обнаруживающие одиночные и двойные, а также исправляющие одиночные ошибки (например, код Хэмминга).

При поступлении на вход 20 устройства сигнала обращения запускается генератор 15 импульсов и распределитель, построенный на счетчике 16 и дешифраторе 17, форON О

00

О

мирует временную диаграмму работы устройства.

В режиме чтения по сигналу с выходе 11 блока 10 считанные из накопителя 4 информационные разряды принимаются на ре- гистр 5, а контрольные разряды - на регистр 9. В шифраторе 1 выполняется кодирование информационных разрядов, а в сумматоре 2 - сравнение полученного кода с содержимым регистра 9. На одни выходы сумматора 2 выдается результат проверки по коду Хэм- минга, а на другой выход -результат проверки содержимого регистров 5 и 9 на четность. По состояниям выхода элемента 6 и выхода сумматора 2, приведенным в таб- лице, определяется наличие или отсутствие одиночных или двоичных ошибок, Причем при наличии одиночной ошибки на выходах сумматора 2 появляется синдром ошибки, который поступает на вход дешифратора 3, а на другом выходе - сигнал логической 1й.

Сигналом с второго выхода дешифратора 17 триггер 18 устанавливается в единичное состояние и сигнал с третьего выхода дешифратора разрешает дешифратору 3 коррекцию информации на регистре 5 или 9. После правильной коррекции на выходах сумматора 2 должны устанавливаться сигналы логического О, а при отсутствии коррекции или неправильной коррекции - другие комбинации значений, приведенные в таблице. Если коррекция выполнена правильно, то сигналом с выхода 14 дешифратора 17 на триггер 8 будет принят сигнал логического О, а если неверно - логиче- ской 1, что и является сигналом ошибки схем коррекции.

Таким образом, устройство, применяемое для любого типа ЗУ, позволяет в течение работы ЗУ контролировать работу схем коррекции, обнаруживая любую их ошибку.

Формула изобретения

Запоминающее устройство с самоконтролем, содержащее триггер, выход которого

является выходом признака ошибки устройства, накопитель, выходы первой группы которого соединены с информационными входами регистра информационных разрядов, выходы которого являются информационными выходами устройства и подключены к входам шифратора, выходы которого соединены с входами первой группы сумматора по модулю два, выходы группы которого подключены к входам первого элемента ИЛИ и к кодовым входам дешифратора, выходы первой группы которого соединены с соответствующими инвертирующими входами регистра информационных разрядов, информационные входы регистра контрольных разрядов подключены к выходам второй группы сумматора по модулю два, отличающееся тем, что, с целью повышения надежности за счет контроля цепей кор- рекцииошибоквовремя

функционирования в устройство введены второй элемент ИЛИ и блок управления, причем первый синхровыход блока управления соединен с синхровходами регистра информационных разрядов и регистра контрольных разрядов, установочные входы которых подключены к установочному входу триггера, входу запуска блока управления и являются входом обращения устройства, второй синхровыход блока управления соединен с синхровходом триггера, информационный вход которого подключен к выходу второго элемента ИЛИ. первый вход которого соединен с выходом первого элемента ИЛИ, а второй вход подключен к выходу сумматора по модулю два и к входу признака ошибки блока управления, выход разрешения коррекции которого соединен с управляющим входом дешифратора, выходы второй группы которого подключены к соответствующим инвертирующим входам регистра контрольных разрядов.

Фиг. 2

Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах. Целью изобретения является повышение надежности за счет контроля цепей коррекции ошибок во время функционирования. Запоминающее устройство содержит накопитель, регистры информационных и контрольных разрядов, шифратор, сумматор по модулю два, дешифратор, первый и второй элементы ИЛИ, триггер и блок управления. Цель изобретения достигается тем, что в случае обнаружения ошибки в информационных или контрольных разрядах производятся ее исправление и повторное вычисление синдрома. Если синдром не является нулевым, то на триггере фиксируется ошибка цепей коррекции. 1 табл., 2 ил.