Устройство для адресации Советский патент 1991 года по МПК G06F12/00 

сл

С

Изобретение относится к автоматике и вычислительной технике и может быть использовано для адресации с преобразованием логического адреса обращения в физический адрес в резервированных ЭВМ. Целью изобретения является снижение аппаратурных затрат. Устройство содержит п переключателей 1 флагов годности, сумматор 2, дешифратор 3 и п элементов И 4, причем адресный вход устройства соединен с входами дешифратора 3 и сумматора 2, выход которого является адресным выходом устройства. 1 ил.

ON XI

СЛ СО

Ю

ГО

Изобретение относится к автоматике и вычислительной технике и может быть использовано для адресации с преобразованием логического адреса обращения в физический адрес-в резервисоцацных ЗВМ.

Целью изобрадЛниа является f нижение аппаратурных задае ,

На чертеже подставлена Ф н циональ- ная схема предлагаём5п5 уст ойства.

Устройство содержит п переключателей 1 флагов годности, сумматор 2, дешифратор 3 и п элементов И 4.

Устройство работает следующим образом.

Логический адрес обращения к функци- ональному блоку (например, процессору) поступает на вход дешифратора 3 (с нарастающим итогом), который преобразует двоичный позиционный код в двоичный единичный непозиционный код (например, код 101 преобразуется в 11111). Адресу обращения i соответствуют сигналы высокого уровня на выходах с 1-го по 1-й дешифратора 3.

Переключатели флагов годности уста- новлены в положение низкого уровня (блок годен) или высокого уровня (блок негоден).

Сумматор 2 в общем случае осуществляет сложение (п+1) чисел, где п - число адресуемых блоков памяти (п 2К, где К - разрядность входного кода). Указанные числа, поступающие с выходов элементов И 4, являются одноразрядными, а число, поступающее с адресного входа устройства, является К-разрядным.

Формирование адреса на выходе сумматора происходит в прямом коде (как и на входе устройства).

Формула изобретения

Устройство для адресации, содержащее дешифратор , п переключателей флагов (где п - количество адресуемых блоков памяти), отличающее ся тем, что, с целью снижения аппаратурных затрат, в него введены п элементов И и сумматор, причем

выход 1-го переключателя флага (i 1п )

соединен с первым входом i-ro элемента И, второй вход которого соединен с i-м выходом дешифратора, а выход - с i-м входом сумматора, причем вход дешифратора (п+1)- й вход сумматрра объединены и являются адресным входом устройства, выход сумматора является адресным выходом устройства.