Устройство для вычитания по модулю Советский патент 1991 года по МПК G06F7/72 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в вычислительных машинах и устройствах, функционирующих в системе остаточных классов.

Цель изобретения - сокращение ап- паратурных затрат0

На чертеже представлена схема устройства для вычитания по модулю (для нечетного значения модуля)„

Устройство содержит вход 1 умень- , шаемого, первый входной регистр -2, первый дешифратор 3, вход 4 вычитаемого, второй входной регистр 5, второй дешифратор 6, первьй элемент И 7, второй элемент И 8, первьй элемент

НЕ 9, второй элемент НЕ 10, элемент ИЛИ-НЕ 11, первую группу элементов ИЛИ 12, вторую группу элементов ИЛИ 13, коммутатор 14, первую группу элементов И 15, вторую группу элементов -И 16, третью группу элементов1 И 17, третью группу элементов ИЛИ 18, вы- ход 19 элемента ИЛИ-НЕ 11, выход 20 первого элемента И 7, выход 21 второгс элемента И 8, шифратор 22, выходной регистр 23, выход 24 устройства.

Сущность изобретения состоит в следующем. Рассмотрим алгоритм определения результата операции (A-B)modn при различных соотношениях четности операндбв А и В. Отметим также, что

о

00

ю о ю

вычисление любой функции остатка в унитарном .оде сводится к соответствующей перенумерации шин,Пусть А и В - четные. Тогда

2(| -|) .

Если А нечетное а В четное, то

i,(. В, , ( 1ч() 2 9 2 2 oj-1о

При А четном, В - нечетном 2-r| - ),-2.(-™ + 1) () + 1

Если А и В - нечетные„ то 2(-™- В-К , А-В / - г. - - А Л

Следовательно„ если учитывать характеристики четности операндов А и В и их соотношения, появляется возможность уменьшить примерно в два рази входные операндов, если в необхо димых случаях прибавить к полученному результату или вычесть из него единицу о

Рассмотрим в качестве примера таблП9 отражающую операцию (А-В)

mod 5.

/

Обозначим через А и В соответст-

А А-1 В В-1 , веьно значения -, -г- к -, Тогда

Отметим, что у последнего значения отсутствует пара т „к, (не- четное число)о Составим в то торой отобразив з клетке таблицы длп операндов А и В над чертой значение (А--В) mod 5S а под чертой 2 (А-В)mod. 5

Сравнивая табл„1 и 2, замечаем что для операндов А и В одинаковой четности последняя реализует чо для разной четности операндов А и В необходимо изменить результат на единицу Табл„1 составлена для пяти значений операндов А и В, а габл„2 - только для трех значений, что позволяет существенно уменьвшть самую громоздкую часть подобных табличных устройств.

Рассмотрим работу устройства (см. чертеж) в трех режимах Первый режим соответствует случаю, когда операнды А и В одновременно либо четные, либо

fi

5

0

5

нечетные. В этом случае о.анд-- А и В поступают по соответстцующ-л ь-о- дам 1 и 4 во входные регистры 2 я 5 соответственно в двоичном оде.-, Если числа четные, на выходах младших раз-рядов регистров 2 и 5 - пули, з противном случае - единицы. С выходов входных регистров 2 и 5 операнды поступают на входы соответственно первого 3 и второго 6 дешифраторов,, выходы которых попарно соединены (четные с нечетными) и являются входами элементов ИЛИ 12 и 13 соответственно первой и второй групп,. Следовательно,, сигналы$ соответствующие первому и второму операндам, поступают соответственно на один из информационных и управляющих входов коммутатора 14, Так как операнды А и В имеют одинаковый порядок четности, то на выходах пепвого и второго элементов И 7 и 8 сигналов нет о Поэтому с выхода 19 элемента Ш1И-НЕ 11 сигнал поступает на первые входы элементов И 15 первой группы. Сигнал с выхода, соответствующего унитарному коду результата операции модульного вычитания коммутатора 149 поступает на второй вход го из открытых элементов И 15 первой группы, , с выхода которого он поступает через соотвегствующий элемент ИЛИ 18 третьей группы на вход шифратора 22э который преобразует результат операции в двоичньй код Далее результат операции поступает на вы-- чодной регистр 24 и на вькод устройства. Второй режим соответствует согу- чаю, когда А нечетное, а В четное. В зтом случае на выходе младшего разряда региатра 2 - единица, которая поступает на один вход элемелта И 7- на другой вход которого сигнал поступает с элемента НЕ Юс Сигнал с выхода 20 первого элементе И 7 поступаем ла. вторые входы элементов И 16 второй группы. Операнды А и В поступает до выхода коммутатора 14 аналогично первому режиму, но в данном случае сигнал,, соответствующий унитарному коду результата операции., поступает на соответствующий открытый элемент И 16 второй группы и с его выхода - на соответствующий элемент ИЛИ 18 третьей группы. Соединение элементов И 16 второй группы с элементами ИЛИ 18 третьей группы обеспечивает пря- Ьавлекие единицы к унитарному коду результата операции. Дальнейшее про10

ь1689949

хождение сигналов соответствует rfep- вому режиму.

Третий режим соответствует случаю, когда А - четное, а В - нечетное, В этом случае на выходе младшего разряда регистра 5 - единица. Сигнал поступает на первый вход второго элемента И 2, на второй вход которого поступает сигнал с первого элемента НЕ 9. Сигнал с выхода 21 второго элемента И и поступает на вторые входы элементов И 17 третьей группы. Операнды А и В поступают до выхода коммутатора 14 аналогично первому режиму, но в данном случае сигнал, соответст- вующий унитарному коду результата операции, поступает на соответствующий открытый элемент И 17 третьей группы и с его выхода - на вход соответствующего элемента ИЛИ 18 третьей группы. Соединение элементов И Л1 третьей группы с элементами ИЛИ 18 третьей группы обеспечивает вычитание единицы из унитарного кода результата операции, Дальнейшее прохождение сигналов соответствует первому режиму

15

20

25 м

Формула изобретения

Устройство для вычитания по модулю, содержащее первый и второй дешифраторы, первьй и второй элементы И, элемент ИЛИ-НЕ, с первой по третью группы элементов ИЛИ, коммутаторj с первой по третью группы элементов И, шифратор, причем входы-разрядов входа уменьшаемого устройства соединены с входами соответствующих разрядов входа первого дешифратора, входы разрядов входа вычитаемого устройств соединены с входами соответствующих разрядов входа второго дешифратора, выходы первого и второго элементов И соединены с соответствующими входами элемента ИЛИ-НЕ, выход которого соединен с первыми входами элементов И первой группы, выходы которых соединены с первыми входами соответствующих элементов ИЛИ третьей группы, отличающееся тем, что, с целью сокращения аппаратурных зат

0

рат, оно содержит первый и второй элементы НЕ, причем вход младшего разряда входа уменьшаемого устройства соединен с первым входом первого элемента И и входом первого элемента НЕ, вход младшего разряда входа вычитаемого устройства соединен с первым входом второго элемента И и входом второго элемента НЕ, выходы первого и второго элементов НЕ соединены соответственно с вторыми входами второго и первого элементов И, 2р-1-и и 2р-й выходы первого дешифратора р 1 т/23, (m значение модуля) - соответственно с первым и вторым входами р-го элемента ИЛИ первой группы, 2р-1-й и 2р-й выходы второго дешифратора - соответственно с первым и вторым входами р-го элемента ИЛИ второй группы, выходы элементов ИЛИ группы и п-й выход первого дешифратора при нечетном m - соответственно с информационными входами группы ком5 мутатора, выходы элементов ИЛИ второй группы и m-й выход второго дешифратора при нечетном m соединены соответственно с управляющими входами группы коммутатора, выходы группы которо0 го соединены с вторыми входами соот- ветствующих элементов И первой группы с первыми входами соответствующих элементов И второй и третьей групп, выходы элементов ИЛИ третьей группы

5 соединены с входами соответствующих разрядов входа информатора, выход которого является выходом устройства, выходы первого и второго элементов И соединены с вторыми входами элементов

0 И второй и третьей групп соответственно, выход k-го ( - m-1) элемента И второй группы соединен с вторым входом k+1-го элемента ИЛИ третьей группы, выход m-го элемента второй

5 группы соединен с вторым входом первого элемента ИЛИ третьей группы, третий вход k-го элемента ИЛИ третьей группы соединен с выходом k-H-ro элемента И третьей группы, третий вход

0 п. то элемента ИЛИ третьей группы соединен с выходом первого элемента И третьей группы.

16899498

Таблица 1

Изобретение относится к автоматике и вычислительной технике и мсжет быть использовано в вычислительных машинах и устройствах, функционирующих в системе остаточных классов. Целью изобретения является сокращение аппаратурных затрат. Устройство содержит первый и второй дешифраторы 3 и 6, первьй и второй элементы И 7 и 8, первый и второй элементы НЕ 9 и 10, элемент ИЛИ-НЕ 11, с первой по третью группы элементов ИЛИ 12, 13 и 18, коммутатор 14, с первой по тр-етью группы элементов И 15-17, шифратор 22 со связям. Сущность изобретения состоит в уменьшении каждого операнда в два раза и, после нахождения результата, увеличение его в два раза с изменением на единицу, в зависимости от соотношения четности обоих операндов, ввиду чего происходит уменьшение логических элементов, необходимых для реализации таблицы вычитания. 2 табл., 1 ил„ (Л

В/А

О 1

2 3 4

В/А

О

О 1 2

О/О 4/3 3/2

О

1

1 О 4 3 2

2 1

О 4 3

3 2 1 О

4

4 3 2 1

О

Т а б л и ц а 2 1 2

2/4 1/2 О/О