Устройство для считывания кодов аналоговых сигналов Советский патент 1992 года по МПК G11B17/00 

XI

О

ел

00 VI

hO

Изобретение относигея к накоплению информации, а именно к устройствам для считывания кодов аналоговых сигналов, и может найти применение на цифровой телефонной сети.

Известно устройство для считывания кодов аналоговых сигналов, содержащее блок запоминания кодов аналоговых сигналов, включенный между источником тактовых импульсов и выходной шиной.

Недостаток известного устройства для считывания кодов аналоговых сигналов состоит в значительной сложности управления процессом считывания кодов аналоговых сигналов.

Известно также устройство для считывания кодов аналоговых сигналов, содержащее блок оперативной памяти, подключенный выходом к информационному входу мультиплексора, блок запоминания кодов аналоговых сигналов, источник тактовых импульсов, формирователь импульсов тока и выходную шину. Устройство позволяет обеспечить относительную простоту управления процессом считывания аналоговых сигналов.

Недостаток устройства для считывания кодов аналоговых сигналов состоит в значительной погрешности результата считывания кодов аналоговых сигналов.

Целью изобретения является уменьшение погрешности результата считывания кодов аналоговых сигналов.

С этой целью в устройство для считывания кодов аналоговых сигналов, содержащее блок оперативной памяти, подключенный выходом к информационному входу мультиплексора, блок запоминания кодов аналоговых сигналов, источив тактовых импульсов, формирователь импульсов токз и выходную шину, введены многоступенчатый делитель частоты, подсоединенный тактовым входом к выходу источника тактовых импульсов и соединенный выходом разрешения, выходами адрегов записи и выходами адресов считывания со ответственно с управляющим входом мультиплексора, с входом адресов записи блока оперативной памяти и входами адресов считывания блока запоминания кодов аналоговых CMI налов, подключенного выходом к информационному входу блока оперативной памяти, делитель на полином восьмой степени, включенный между выходом и другими информационными входами мультиплексора, скремблер, подключенный выходом к выходной шине, формирователь задержанных фазирующих импульсов, подсоединенный первым установочным входом к второму выходу источника ТЭКТОРЫХ импульсов, и блок запоминания управляющих сигналов, причем скремблер подсоединен информационным входом к выходу мультиплексора и соединен управляющим входом

с выходом блока запоминания управляющих сигналов, подключенного другими выходами к входам считывания блока оперативной памяти и подсоединенного входами адресов считывания к другим выхо0 дам адресов считывания многоступенчатого делителя частоты, который соединен фазирующим входом с выходом формирователя задержанных фазирующих импульсов и подключен выходом сигнала привязки и уп5 равляющим выходом соответственно к второму установочному входу формирователя задержанных фазирующих импульсов и вхо- ЛУ формирователя импульсов тока, соединенного выходом с входом питания блока

0 запоминания кодов аналоговых сигналов.

На чертеже изображен один из возможных вариантов предложенного устройства для считывания кодов аналоговых сигналов. Устройство содержит блок 1 оператив5 ной памяти, подключенный выходом к информационному входу мультиплексора 2, блок 3 запоминания кодов аналоговых сигналов, источник 4 тактовых импульсов, формирователь 5 импульсов тока и выходную

0 шину 6. При зтом блок 3 запоминания кодов аналоговых сигналов представляет собой блок постоянной памяти, выполненный в виде блока статической памяти, на котором выжиганием предварительно записывают

5 коды сигналов взаимодействия цифровой телефонной сети и акустических сигналов, например сигнала Занято, Отоет станции, Предупредительный сигнал об окончании разговора и т.д.

0Устройство содержит также многоступенчатый делитель 7 частоты, подсоединенный тактовым входом к первому выходу источника 4 тактовых импульсов и соединенный выходом разрешения, выходами ад5 ресов записи и выходами адресов .ьзния соответственно с управляющим входом мультиплексора 2, с входами адресов записи блока 1 оперативной памяти и входами адресов считывания блока 3 запо0 минания кодов аналоговых сигналов, делитель 8 на полином восьмой степени, скремб;;еп 9, форг ирова ель 10 задержанных фазирующих импульсов и блок 11 запоминания управляющих сигналов. Выход

5 блока 3 запоминания кодов аналоговых сигналил подключен к информационному входу Глокэ 1 оперативной памяти. Делитель 8 на полином восьмой степени включен между выходом и другими информационными выходами мультиплексора 2. Скремблер 9 подключей выходом к выходной шине 6, а формирователь 10 задержанных фазирующих импульсов подсоединен первым установочным входом к второму выходу источника 4 тактовых ммпульсов.

В устройстве скремблер 9 подсоединен информационным входом к выходу мультиплексора 2 и соединен управляющим входом с выходом блока 11 запоминания управляющих сигналов. Блок 11 запоминания управляющих сигналов подключен другими выходами к входам считывания блока 1 оперативной памяти и подсоединен входами адресов считывания к другим выходам адресов считывания многоступенчатого делителя 7 частоты. Многоступенчатый делитель 7 частоты соединен фазирующим входом с выходом формирователя 10 задержанных фазирующих импульсов и подключен выходом сигнала привязки и управляющим выходом соответственно к второму установочному входу формирователя 10 задержанных фазирующих импульсов и входу формирователя 5 импульсов тока. При этом выход формирователя 5 импульсов тока соединен с входом питания блока 3 запоминания кода аналоговых сигналов.

Работа предложенного устройства для c tHTUQiHMfl кодов аналоговых сигналов происходит следующим образом.

С первого вы/ода источника 4 тактовых импульсов на тактовый вход многоступенчатого делителя 7 частоты поступает импульсная последовательность имеющая скорое г., передачи /048 кбит/ с. С второго выхода источника 4 тактовых импульсов импульсная последовательность поступает на первый установочный вход формирователя 10 задержанных фазирующих импульсов, на второй установочный вход которого воздей- с вует многоступенчатый делитель 7 частоты. Формирователь 10 задержанных фазирующих импульсов обеспечивает увеличение быстродействия многоступенчатого делителя 7 частоты за счет привязки его циклического сигнала со строго нормированной задержкой к фронтам импульсов, поступающих на первый установочный вход.

Многоступенчатый делитель 7 частоты формирует управляющие импульсы, по которым формирователь 5 импульсов тока вырабатывает короткие импульсы тока, поступающие на вход питания блока 3 запоминания кодов аналоговых сигналов. Кроме того, с многоступенчатого делителя 7 частоты на входы адресов считывания блока 3 запоминания кодов аналоговых сигналов поступает код адресов считывания. В соответствии с этим кодом адресов считывания

из блока 3 запоминания кодов аналоговых сигналов записанная в нем информация вводится в блок 1 оперативной памяти. Информация считывается из блока 3 запоминания кодов аналоговых сигналов в параллельном виде синхронно импульсной последовательности, имеющей скорость передачи 512 кбит/с. При этом в байте считанной информации содержится по четыре бита

двух смежных сигналов, записанных предварительно в элементах памяти блока 3 запоминания кодов аналоговых сигналов. Информация, поступающая из блока 3 запоминания кодов аналоговых сигналов, заносится в блок 1 оперативной памяти в соответствии с параллельным кодом адресов записи, подаваемым на его входы адресов записи с многоступенчатого делителя 7 частоты. Вывод информации из блока 1 оперативной памяти осуществляется в соответ- стсии с параллельным кодом адресов считывания, подаваемым на его входы адресов считывания из блока 11 запоминания управляющих сигналов. При этом параллельный код адресов считывания выводится из блока 11 запоминания управляющих сигналов по параллельному коду адресов считывания, подаваемому на него с многоступенчатого делителя 7 частоты, Информация из блока 1 оперативной памяти выводится на мультиплексор 2, на который также поступает информация с делителя 8 на полином восьмой степени. При этом мультиплексор 2 воздействует на делитель

8 на полином восьмом степени и на информационный сход скремблера 9.

На информацией) вход скремблора с выхода мультиплексора 2 п соответствии с сигналом разрешения, пос /пающим с многоступекчатого дели сля 7 частоты, подается либо информация с блока 1 оперативной памяти, либо ин Ьормация с делителя 8 на полином восьмой степени. При этом информация делителя 8 на полином восьмой степени представляет собой остаток от деления информационного сигнала на полином восьмой степени. В зависимости от управляющего сигнала из блока 11 запоминания управляющих сигналов поступающий

на информационный вход скремблера 9 сигнал либо скремблируется, либо проходит без изменения на выходную шину 6.

Формула изобретения Устройство для считывания кодов аналоговых сигналов, содержащее блок оперативной памяти, подключенный выходом к информационному входу мультиплексора, блок запоминания кодов аналоговых сигналов, источник тактовых импульсов, формирователь импульсов тока и выходную шину, отличающееся тем, что, с целью уменьшения погрешности результата считывания кодов аналоговых сигналов, в него введены многоступенчатый делитель частоты, подсоединенный тактовым входом к первому выходу источника тактовых импульсов и соединенный выходом разрешения, выходами адресов записи и выходами адресов считывания соответственно с управляющим входом мультиплексора, с входами адресов записи блока оперативной памяти и с входами адресов считывания блека запоминания кодов аналоговых сигналов, подключенного выходом к информационному входу блока оперативной памяти, делитель на полином восьмой степени, включенный между выходом и другими информационными входами мультиплексора, скремблер, подключенный выходом к выходной шине, формирователь задержанных фазирующих импульсов, подсоединенный

входом установки единицы к второму выходу источника тактовых импульсов, и блок запоминания управляющих сигналов, причем скремблер подсоединен информационным входом к выходу мультиплексора и соединен управляющим входом с первым входом блока запоминания управляющих сигналов, соединенного другими выходами с входами считывания блока оперативной

памяти и подсоединенного входами адресов считывания к другим выходам адресов считывания многоступенчатого делителя частоты, который подсоединен фазирующим входом к выходу формирователя задержанных фазирующих импульсов и соединен выходом сигнала привязки и управляющим выходом соответственно с входом установки единицы формирователя задержки фазирующих импульсов и с входом

формирователя иМпульсов тока, соединенного выходом с входом питания блока запоминания кодов аналоговых сигналов.

Изобретение относится к накоплению информации. Цель изобретения - уменьше ние погрешности результата считывания кодов аналоговых сигналов. Импульсная последовательность с источника 4 тактовых импульсов поступает на многоступенчатый делитель 7 частоты, воздействующий на блок 1 оперативной памяти, на блок 3 запоминания кодов аналоговых сигналов на мультиплексор 2, на блок 11 запоминания управляющих сигналов, на формирователь 10 задержанных фазирующих импульсов и на. формирователь 5 импульсов тока, В соответствии с кодом адресов считывания, по ступающим из многоступенчатого делителя 7 частоты, информация из блока 3 запоминания кодов аналоговых сигналов вводится в блок 1 оперативной памяти, воздейстпую- щий на мультиплексор 2, на который воздействует также делитель 8 на полином восьмой степени. Мультиплексор 2 воздействует на скремблер 9, в котором в соответствии с управляющим сигналом блока 11 запоминания управляющих сигналов код аналогового сигнала либо скремблируется, либо без изменения пропускается на выходную шину 6. 1 ил. (Л С