Устройство для контроля цифровых блоков Советский патент 1992 года по МПК G06F11/26 

Изобретение относится к цифровой технике и может использоваться для контроля цифровых блоков, содержащих структуру с произвольной логикой, микропроцессорные БИС и цепи обратных связей.

Известно устройство для контроля логических блоков, содержащее генератор тактовых импульсов, блок управления, эталонный блок, блоки определения входоввыходов, счетчик, элементы индикации, блоки измерения потребления. Изобретение основано на использовании явления резкого возрастания тока потребления логического блока, выполненного на элементах ТТЛ с неисправностью типа короткого замыкания при условии несовпадения значений логических сигналов в замыкаемых цепях.

Однако устройство характеризуется наличием эталонной микросхемы для каждой проверяемой микросхемы, что в конечном счете приведет к увеличению стоимости контроля.

Наиболее близким по технической сущности к предлагаемому является устройство для контроля цифровых блоков, содержащее элемент коммутации, резистор, сумматор по модулю два, элемент НЕ, D-триггер, причем в каждом блоке определения входов-выходов выход элемента коммутации соединен с первым входом сумматора по модулю два и через резистор с вторым входом сумматора по модулю два, выход сумматора по модулю два соединен через элемент НЕ с инверсным S-входом D-триггера, Dвход которого подключен к шине нулевого потенциала устройства, инверсный R-вход D-триггера соединен с входом сброса блока определения входов-выходов.

Недостатком устройства является невозможность определения количества источников логических сигналов в контролируемой цепи, необходимых для обнаружения неисправности типа короткое замыкание.

Цель изобретения - расширение функциональных возможностей для обнаружения в контролируемом цифровом блоке цепей, задействованных в коротком замыкании, при диагностировании смонтированных печатных плат без использования эталонного цифрового блока или микросхемы и второй точки контроля, которая требуется при традиционных методах диагностирования.

Поставленная цель достигается тем, что в устройство для контроля цифровых блоков, содержащее элемент коммутации, резистор, сумматор по модулю два, элемент НЕ, второй D-триггер, причем выход элемента коммутации соединен с первым входом сумматора по модулю два и через резистор с вторым входом сумматора по модулю два, выход сумматора по модулю два соединен через элемент НЕ с инверсным S-входом второго D-триггера, D-вход которого подключен к шине нулевого потенциала устройства, инверсный R-вход второго D-триггера соединен с входом сброса устройства, введены пороговый элемент, первый D-триггер, одновибратор, элемент И-НЕ, первый и второй элемент индикации, элемент И, причем информационный вход порогового элемента соединен с вторым выводом резистора и с вторым входом сумматора по модулю два и является информационным входом устройства, выход порогового элемента соединен с С-входом первого D-триггера, D-вход которого подключен к шине нулевого потенциала устройства, инверсный R-вход первого Dтриггера подключен к шине высокого логического уровня, инверсный С-вход первого D-триггера объединен с инверсным Rвходом второго D-триггера и является входом сброса устройства, инверсный выход первого D-триггера соединен с первым входом второго элемента И и через одновибратор - с вторым входом элемента ИНЕ, С-вход второго D-триггера подключен к шине нулевого потенциала устройства, прямой выход второго D-триггера соединен с первым элементом индикации, инверсный выход второго D-триггера соединен с первым входом элемента И-НЕ и с вторым входом второго элемента И, выход которого соединен с вторым элементом индикации, выход элемента И-ИЕ соединен с управляющим входом элемента коммутации, информационный вход которого подключен к шине нулевого потенциала устройства.

На фиг. 1 приведена структурная схема устройства для контроля цифровых блоков; на фиг. 2 и 3- временные диаграммы работы устройства.

Устройство содержит информационный вход 1, пороговый элемент 2, D-триггер 3, вход 4 сброса устройства, одновибратор 5, элемент Й-НЕ 6, элемент 7 коммутации, резистор 8, сумматор 9 по модулю два, элемент НЕ 10, D-триггер 11, элемент 12 индикации, элемент И 13, элемент 14 индикации (см.фиг. 1).

На временных диаграммах (фиг.2 и 3)

0 приняты следующие обозначения: 4 - уровень сигнала на входе 4 сброса устройства;

3- уровень сигнала на инверсном выходе триггера 3; 11 - уровень сигнала на прямом выходе триггера 11; 1 - уровень сигнала на

5 информационном входе 1 устройства; 2 уровень сигнала на выходе порогового элемента 2; 5 - уровень сигнала на выходе одновибратора 5; 6 - уровень сигнала на выходе элемента 6 И-НЕ; 7-уровень сигнала на выходе элемента 7 коммутации; 9 уровень сигнала на выходе сумматора 9 по модулю два: а - состояние элементов после включения устройства, причем выходы триггеров 3 и 11 могут находиться в произвольном состоянии; б - состояния элементов после подачи на вход сброса устройства короткого нулевого импульса; в - состояния элементов после появления на информационном входе 1 устройства логического нуля;

0 г - состояния элементов после появления на информационном входе 1 устройства логической единицы; д - состояния элементов после анализа величины тока, протекающего через резистор 8, причем уровень сигнала

5 на информационном входе 1 может быть произвольным.

Информационный вход порогового элемента 2 соединен с вторым выводом резистора 8 и с вторым входом сумматора 9 по

0 модулю два и является информационным входом 1 устройства, выход порогового элемента 2 соединен с С-входом D-триггера 3, D-вход которого подключен к шине нулевого потенциала устройства, инверсный R-вход

5 D-триггера 3 подключен к шине высокого логического уровня, инверсный S-вход Dтриггера 3 объединен с инверсным R-BXOдом D-триггера 11 и является входом сброса

4устройства, инверсный выход D-триггера 0 3 соединен с первым входом элемента И 13

и через одновибратор 5 с вторым входом элемента И-НЕ 6, С-и D-вход D-триггера 11 объединены и подключены к шине нулевого потенциала устройства, прямой выход D5 триггера 11 соединен с элементом 12 индикации, инверсный выход D-триггера 11 соединен с первым входом элемента И-НЕ бис вторым входом элемента И 13, выход которого соединен с элементом 14 индикации, выход элемента И-НЕ 6 соединен с

управляющим входом элемента 7 коммутации, информационный вход которого подключен к шине нулевого потенциала устройства, выход элемента 7 коммутации соединен с первым входом сумматора 9 по модулю два и через резистор 8 с вторым входом сумматора 9 по модулю два, выход сумматора 9 по модулю два соединен через элемент НЕ 10 с инверснымS-входом Dтриггера 11.

Пороговый элемент 2 представляет собой устройство, значение высокого логического уровня на выходе которого устанавливается тогда, когда напряжение на его информационном входе больше или равно минимально допустимому уровню сигнала логической единицы, например, известное устройство, входящее в состав интегральной микросхемы 521 САЗ.

В качестве D-триггеров 3 и 11 может быть использовано, например, известное устройство, входящее в состав интегральной микросхемы К155ТМ2.

В качестве элемента И-НЕ 6 может быть использовано, например, известное устройство входящее в состав интегральной микросхемы К155ЛАЗ.

Элемент 7 коммутации с тремя состояниями представляет собой коммутатор, значение логического уровня на выходе которого равно значению логического уровня на его информационном входе при условии, что на управляющий вход подан сигнал логического нуля, в противном случае выход принимает высокоимпеданское состояние, например элемент, входящий в состав интегральной микросхемы К155ЛП8.

В качестве сумматора 9 по модулю два может быть использовано, например, известное устройство, входящее в состав интегральной микросхемы К155ЛП5.

В качестве элемента НЕ 10 может быть использовано, например, известное устройство, входящее в состав интегральной микросхемы К155ЛН1.

В качестве элементов 12 и 14 индикации может быть использовано, например, известное устройство визуального отображения двоичной информации с логическими уровнями, соответствующими ТТЛ схемам.

В качестве элемента И 13 может быть использовано, например, известное устройство, входящее в состав интегральной микросхемы К155ЛИ1.

Одновибратор 5 представляет собой устройство, которое при перепаде сигнала на его входе из низкого логического уровня в высокий вырабатывает единичный импульс. Длительность импульса Химп должна удовлетворять следующему соотношению:

Ттакт 1имп te.n,

где 1такт. длительность такта подачи входных воздействий;

5te.n. - время воздействия устройства на

контролируемую цепь, которое определяется суммарным временем переключения следующих элементов:

tB.n. t3(9) + t3(10) + t3(11) + t3(6) + t3(7).

где t3(9) - максимальное время задержки сумматора 9 по модулю два при переходе из состояния логического нуля в состояние логической единицы (для ТТЛ 1з(9) 22 не);

t3(10) - максимальное время задержки элемента НЕ 10 два при переходе из состояния логической единицы в состояние логического нуля (для ТТЛ гз(10) 15 не);

t3(11) - максимальное время задержки D-триггера 11 два при переходе Из состояния логического нуля в состояние логической единицы (для ТТЛ гз(11) 25 мн);

t3(6) - максимальное время задержки

элемента 6 И-Н Е два при переходе из состояния логического нуля в состояние логической единицы (для ТТЛ гз(6) 22 не);

t3(7) - максимальное время задержки элемента 7 коммутации два при переходе из

состояния логического нуля в третье состояние (для ТТЛ 1з(7) 25 не).

Таким образом, для ТТЛ te.n. 109 не. Функционирование устройства основано на том, что при наличии короткого замыкания между М (М 2) цепями в образованном тракте;

- присутствуют М источником логических сигналов в каждый момент работы контролируемого цифрового блока;

- высокий логический уровень (лог.Ч) присутствует только тогда, когда все М источников логического сигнала установлены в единицу. В остальных случаях присутствует либо низкий логический уровень (лог.О),

либо третье состояние (Z - состояние).

Появление двух и более источников логического сигнала в цепи можно обнаружить следующим образом.

В момент появления в контролируемой

цепи лог. 1, например, при первом появлении необходимо оценить величину тока, протекающего через резистор 8, первый вывод которого подключен через открытый нижний транзистор выходного каскада элемента 7 коммутации к шине нулевого потенциала устройства, а второй - к контролируемой цепи. В этом случае через указанный резистор потекает ток, величина которого пропорциональна количеству источников логических сигналов в цепи. Еели величину протекающего тока при наличии одного источника логического сигнала назвать номинальной, то превышение реальной величины над номинальной в два и более раз свидетельствует о наличии двух и более источников логического сигнала в контролируемой цепи или наличии неисправности Дефекта) типа короткое замыкание между цепями.

Устройство работает следующим образом.

В начальном состоянии информационный вход 1 не подключен к контролируемой цепи цифрового блока.

На вход 4 сброса устройства подается сигнал в виде короткого нулевого импульса (фиг.2.4а; фиг. 3.4а), который устанавливает инверсный выход D-триггера 3 (фиг. 2.3в; фиг, З.Зв) и прямой выход D-триггера 11 (фиг. 2.116; фиг. 3.116) в ноль.

На информационном входе 1 устройства присутствует Z-состояние (фиг.2.16; фиг. 3.16). Уровень лог,О с инверсного выхода D-триггера 3 поступает на первый вход элемента И 13 и на вход одновибратора 5 (фиг. 2.56; фиг. 3.56), Ноль с выхода одновибратора 5 поступает на второй вход элемента И-НЕ 6,

Ноль с прямого выхода D-триггера 11 поступает на первый вывод элемента 12 индикации. На инверсном выходе D-триггера 11 присутствует единица, которая поступает на второй вход элемента И 13 и на первый вход элемента И-НЕ 6, На выходе элемента И 13 присутствует ноль, который поступает на первый вывод элемента 14 индикации. На выходе элемента И-НЕ 6 присутствует единица (фиг.2.66; фиг, 3,66), которая установит элемент 7 коммутации в Z-состояние (фиг, 2.76; фиг, 3.76), уровень которого поступит на первый вход сумматора 9 по модулю два. На втором входе сумматора 9 по модулю два также присутствует Z-состояние и следовательно выход сумматора 9 по модулю два находится в нуле (фиг, 2,96; фиг. 3.96).

Сигнал с выхода сумматора 9 по модулю два инвертируется элементом НЕ 10 и на инверсном S-входе D-триггера 11 присутствует единица. В устройстве установится режим ожидания появления единицы на информационном входе 1.

Таким образом, после подачи короткого нулевого импульса на вход сброса 4 устройства элементы 12 и 14 индикации находятся в погашенном состоянии.

Затем информационный вход 1 устройства подключается к контролируемой цепи цифрового блока, на входные контакты которого подаются входные воздействия, которые могут вырабатываться, например, внешним генератором тестовых воздействий.

В процессе контроля возможны две ситуации:

- контролируемая точка находится в состоянии лог, О (фиг. 2.1 в; фиг. 3.1 в), который поступит на второй вход сумматора 9 по модулю два, тогда на выводах резистора 8 появится разность потенциалов:

ALP

R

вх

где 1вх - сила тока, истекающего из первого входа сумматора 9 по модулю два в контролируемую цепь (для ТТЛ 1,6 мА).

R - величина резистора 8, расчет которой следующий;

ди° и

пор.,

где Unop - минимальная разность потенциалов между входами сумматора 9 по модулю два, при которой его выход находится в со стоянии логической единицы (для ТТЛ Unop. 2,0 В), следовательно, в устройстве для контроля цифровых блоков никаких изменений состояний логических уровней не произойдет (фиг. 2в; фиг. Зв);

- контролируемая точка находится в состоянии лог.1, или уровень лог.1 появился в некоторый такт времени контроля (фиг.2.1 г, фиг, 3.1 г), тогда на выходе порогового элемента 2 произойдет изменение со стояния из лог,0 в лог,1 (фиг, 2,2г, фиг, 3,2г), Перепад из нуля в единицу поступит на С-вход D-триггера 3 и перебросит его инверсный выход с нуля в единицу, причем последующие парапады из лог.0 в лог, 1, поступающие на С-вход D-триггера 3. не вызовут изменений состояний на его выходах и тем самым обеспечивается однократное срабатывание устройства от первого появления высокого логического уровня в контролируемой цепи.

Перепад из лог. О влог,1 с инверсного выхода D-триггера 3 (фиг, 2,3 г, фиг. 3.3 г) поступит на первый вход элемента И 13 и на вход одновибратора 5, который выработает единичный импульс длительностью 1имп фиг, 2.5 г; фиг. 3,5 г). На выходе элемента 6 И-НЕ появится ноль (фиг, 2.6 г; фиг. 3.6 г), который переведет выход элемента 7 коммутации в нулевое состояние (фиг. 2.7 г; фиг,

5 3,7 г).

Затем в зависимости от количества источников логического сигнала в цепи возможны две ситуации.

В контролируемой цепи присутствует один источник логического сигнала. Так как нижний транзистор выходного каскада элемента 7 коммутации находится в насыщении., то потенциал на выходе элемента 7 коммутации слабо зависит от величины втекающего в него тока. Следовательно, можно считать, что первый вывод резистора 8 и первый вход сумматора 9 по модулю два подключены к источнику лог. О. Тогда на входе указанных элементов появится разность потенциалов

Аи 1н.

R,

макс

где 1н.макс номинальная максимальная величина тока через резистор 8 в случае отсутствия короткого замыкания между цепями (для ТТЛ 1н.макс 35 мА см), причем

Аи и

пор.

что недостаточно для изменения логического уровня на выходе сумматора 9 по модулю два (фиг. 2.9) и, следовательно, уровни логических сигналов на выходах D-триггера останутся без изменения (фиг. 2.11 г).

Тогда время проверки цепи определяется длительностью единичного импульса Тимп., вырабатываемого одновибратором 5 (фиг. 2.5 г). Появление лог. О на втором входе элемента И-НЕ 6 вызовет появление на его выходе лог.1 (фиг. 2.6 г), что приведет к переводу выхода элемента 7 коммутации в третье состояние (фиг. 2.7 г) и завершению процесса контроля цепи.

Таким образом, при отсутствии короткого замыкания в цепи устройство отреагирует следующим образом: элемент 12 индикации погашен, а элемент 14 индикации включен.

В контролируемой цепи присутствует более одного источника сигнала. При достижении током, протекающим через резистор 8, величины:

(пор Unop/R,

где R - величина резистора 8, которая должна удовлетворять условию:

Unop/lnop R ипор/1н.макс Inop - 2 1н.макс

изменяется логический уровень на выходе сумматора 9 по модулю два с нуля на единицу (фиг. 3.9 г). Это приведет к появлению перепада из единицы в ноль на выходе элемента НЕ 10, который установит прямой вы ход D-триггера 11 в единицу (фиг. 3.11 г) v включится элемент 12 индикации.

На инверсном выходе 0-триггера 11 появится лог. О, который поступит на первый вход элемента И-НЕ 6 и на второй вхол элемента И 13, следовательно, на его выходе появится ноль. На выходе элемента ИНЕ 6 появится перепад из нуля в единицу

(фиг. 3,6 г) и элемент 7 коммутации перейдет в третье состояние с высокоимпедансным выходом (фиг.3.7 г). На этом процесс проверки наличия короткого замыкания в контролируемой цепи завершится до окончания

импульса, вырабатываемого одновибратором 5.

Таким образом, при наличии короткого замыкания в цепи устройство отреагирует следующим образом: элемент 12 индикации

включен, а элемент 14 индикации погашен. После окончания проверки цепи устройство перейдет в режим отображения результатов контроля (фиг. 2 д: фиг. 3 д) и процесс подачи тестовых воздействий можно прекратить. Для осуществления последующих проверок необходимо подать сигнал в виде коротного нулевого импульса на вход сброса 4 устройства, подключить информационный вход 1 устройства к контролируемой

цепи, начать подачи тестовых воздействий на входные контакты цифрового блокь, в случае если процесс подачи входных воздействий был прекращен.

Воздействие устройства на контролируемую цепь аналогично режиму наведения логического нуля на выход интегрального элемента, находящегося в состоянии логической единицы. Длительность наведения нуля на выход ИМС равна: Нимп., в случае

отсутствия короткого замыкания между цепями (фиг. 2.1 г) и te.n. в случае наличия короткого замыкания между цепями контролируемого цифрового блока (фиг. 3.1 г). Известно, что такой режим интегральный

транзистор может выдержать не более 1 с и, следовательно, воздействие устройства на выход ИМС является допустимым.

Формула изобретения Устройство для контроля цифровых блоков, содержащее элемент коммутации, резистор, сумматор по модулю два, элемент НЕ и первый D-триггер, причем выход элемента коммутации соединен с первым входом сумматора по модулю два и через резистор с вторым входом сумматора по модулю два, выход которого через элемент НЕ соединен с инверсным входом установки первого D-триггера, D-вход которого подключен к шине нулевого потенциала

устройства, инверсный вход сброса первого D-триггера соединен с входом сброса устройства, отличающееся тем, что, с целью расширения функциональных возможностей, устройство дополнительно содержит пороговый элемент, второй D-триггер, одновибратор, элемент И-НЕ и элемент И, причем информационный вход порогового элемента соединен с первым выводом резистора и с вторым входом сумматора по модулю два и является ииформационным входом устройства, выход порогового элемента соединен с входом синхронизации второго D-триггера, D-вход которого подключен к шине нулевого потенциала устройства, инверсный вход сброса второго D-триггера - к шине единичного потенциала устройства, инверсный вход установки второго D-триггера объединен с инверсным входом сброса первого D-триггера и является входом сброса устройства, инверсный выход второго D-триггера соединен с первым входом элемента И и через одновибратор с вторым входом элемента И-НЕ, вход синхронизации первого D-триггера подключен к шине нулевого потенциала устройства, прямой выход первого

D-триггера соединен с первым выходом устройства, инверсный выход первого D-триггера - с первым входом элемента И-НЕ и с вторым входом элемента И, выход которого соединен с вторым выходом устройства, выход элемента И-НЕ - с управляющим входом элемента коммутации, информационный вход которого подключен к шине нулевого потенциала устройства.

Фи&.1

Фиг. 2

Фиг.1)

Изобретение относится к цифровой технике и может использоваться для контроля цифровых блоков, содержащих структуру с произвольной логикой, микропроцессорные БИС и цепи обратных связей. Цель изобретения - расширение функциональных возможностей за счет выявления цепей, задействованных в коротком замыкании. Устройство позволяет выявлять ситуации повышения внутреннего тока контролируемого блока без использования эталона. 3 ил.