Устройство для вычисления степенной функции Советский патент 1992 года по МПК G06F7/552 

Изобретение относится к вычислительной технике и может быть использовано в специализированных ЭВМ, а также при разработке вычислительных устройств, изготавливаемых в составе больших интегральных схем. ;:

Цель изобретения - расширение класса, решаемых задач за счет вычисления функции для целочисленных как положительных, так и отрицательных степеней уменьшения объема памяти при одновременном повышении быстродействия. . - : л На фиг. 1 представлена функциональная схема устройства вычисления степенной функции; на фиг.2 - схема блока сдвига аргумента; на фиг.З - схема блока управления сдвигом аргумента; на фиг.4 - схема блока

управления сдвигом функции; на фиг.5 - схема блока формирования знака функции; на фиг. 6 - схема блока сдвига функции.

Устройство содержит блок 1 управления сдвигом аргумента, блок 2 сдвига аргумента, блок 3 памяти (постоянное запоминающее устройство), блок 4 управления сдвигом функции, блок 5 формирования знака функции, блок 6 сдвига функции, вход 7 модуля аргумента, вход 8 знака показателя степени, вход 9 модуля показателя степени, вход 10 знака аргумента, выход 11 модуля результата и выход 12 знака результата, мультиплексоры 13, элементы 14,1-14.Р И-НЕ, шифратор 15, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 16.1-1.6m, блок 17 памяти, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 18 и элемент И 19.

XI

ел ы

Устройство работает следующим образом;

n-разрядный код аргумента х поступает на вход 7 модуля аргумента и далее на первый вход блока 2 сдвига аргумента (фиг.2). Этот блок состоит из S мультиплексоров 13.1-13.S, информационные входы которых образуют первый вход блока сдвига аргумента, их адресные входы - второй вход сдвига аргумента, а выходы всех мультиплексоров - S-разрядный выход блока сдвига аргумента. Каждый из мультиплексоров содержит (Р+1) информационных входов, на которые поступают разряды аргумента X. Выбор номеров разрядов аргумента, подключаемых к каждому мультиплексору, осуществляется по следующему правилу: на каждый мультиплексор поступает по одному на каждый его вход (Р+1) разрядов аргумента так, что на первый вход поступает разряд аргумента, номер которого равен номеру рассматриваемого мультиплексора, а с увеличением на единицу номера входа мультиплексора увеличивав ется на единицу и номер разряда аргумента, подключаемого к рассматриваемому мультиплексору.

Р старших разрядов аргумента с входа аргумента поступает на вход блока 1 управления сдвигом аргумента (фиг.З). т-разряд- ный выход которого соединен с вторыми входами блока 4 управления сдвигом функции (фиг.4) и блока 2 сдвига аргумента. В блоке 2 сдвига аргумента m-разрядный выход схемы управления сдвигом аргумента подключен поразрядно к m-раэрядному адресному входу одновременно всех S мультиплексоров.

Адрес блока 3 памяти орга чзуется следующим образом. Первый вход (S младших разрядов адреса) соединен с выходом блока сдвига аргумента; на второй вход (г следующих разрядов адреса) с входа 9 поступает г-разрядный код модуля показателя степени; третий вход (старший разряд адреса) соединен с входом 8 знака показателя степени. На первый и второй входы блока 8 формирования знака функции (фиг.5} поступают соответственно модуль показателя степени с входа 9 и знак аргумента с входа 10, выход блока соединен с выходом 12 знака результата. Пер- вы.й вход блока 4 управления сдвигом функции связан с входом 9 модуля показателя степени, а ее третий вход - с входом 8 знака показателя степени, 1-разрядный выход этого блока - с вторым входом блока 6 сдвига функции, g-разрядный выход блока памяти соединен с первым входом блока 6 сдвига функции (фиг.6). Этот блок состоит

из (g+с) мультиплексоров, где с р -Омакс. информационные входы которых образуют первый вход блока сдвига функции, их адресные входы - второй вход блока сдвига

функции, а выходы всех мультиплексоров - (g+с)-раз рядный выход блока сдвига функции. Каждый из мультиплексоров содержит (с+1) информационных входов, на которые поступают разряды выхода блока

памяти. Выбор номера мультиплексора и номера его выхода для каждого разряда блока памяти осуществляется в соответствии со следующим правилом; каждый разряд выхода блока памяти поступает

одновременно на один из входов (с+1) мультиплексоров, начиная с мультиплексора, номер которого совпадает с номером рассматриваемого разряда, и кончая мультиплексором, номер которого больше начального на с, в начальном мультиплексоре рассматриваемый разряд выхода блока памяти поступает на первый вход, а с увеличением на единицу номера мультиплексора увеличивается на единицу и номер его

входа, подключаемого к рассматриваемому разряду выхода блока памяти. Правило иллюстрируется фиг.6 и табл.1. В табл.1 на пересечений 1-й строки и j-ro столбца расположен номер входа j-ro мультиплек сора,.к которому подключается i-й разряд выхода ПЗУ.

Один из вариантов схемотехнической реализации блока управления сдвигом аргумента приведен на фиг.З. Функциональное

назначение этой схемы состоит в том, чтобы определить число К подряд стоящих нулей, начиная со старшего, в Р разрядах аргумента х. Принцип работы схемы следующий: если 1-й (1 i р) разряд аргумента

равен единице, а все старшие 1+(М)-раз- ряды аргумента равны нулю, на выходе блока устанавливается двоичный код, десятичный эквивалент которого равен числу нулей в (1-1) разрядах; если же все Р старших разрядов аргумента равны нулю, на выходе блока устанавливается двоичный код, десятичный эквивалент которого равен р. Так, для случая р 4, этот принцип иллюстрируется табл.2.

Р схем И-НЕ формируют унитарный р- разрядный код (фиг.З) в Ьм разряде которого появляется нуль, если i-й (I i р) разряд аргумента равен единице, а все старшие {1+(И)}-е разряды аргумента равны нулю.

Шифратор преобразует унитарный код в т- разрядный двоичный код.

Один из вариантов реализации блока управления сдвигом функции приведен на фиг,4. Функциональное назначение этой

схемы состоит в том, чтобы получить двоичное число, равное а -К, если а 0. и а 1C если а 0. Блок работает следующим образом, m элементов ИСКЛЮЧАЮЩЕЕ ИЛИ реализуют поразрядную инверсию двоичного кода К, если а 0, выходы этих элементов образуют m младших адресов блока памяти ПЗУ; а r-разрядный код - а-г старших адресов ПЗУ, по сформулированному таким образом адресу читается двоичный код искомого произведения.

На выходе блока формирования знака функции (фиг.5) устанавливается уровень логической единицы, если аргумент функции отрицательный и нечетный показатель степени.

Элементы устройства могут быть реализованы на основе стандартных микросхем, например мультиплексоры второго и шестого блоков -на микросхемах К155 КП1, ПЗУ третьего и четвертого блоков - на микросхемах типа РТ556, шифратор и элементы И-НЕ первого блока - соответственно на микросхемах К155И В1 и К155ЛА2, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ четвертого и пятого блоков - на микросхеме К155ЛП5, элемент И пятого блока - на микросхеме К155ЛИ1.

Устройство позволяет вычислять степенную функцию , где х - положительные и отрицательные действительные числа; а-положительные и отрицательные целые числа. Устройство осуществляет вычисление, используя следующее свойство степенной функции: изменение аргумента в d раз приводит к изменению функции в d раз. Следовательно, если представить функцию в. табличном виде на некотором минимальном интервале, то за счет только операции сдвига аргумента и табличного значения функции возможно вычисление искомого значения функции в неограниченной области изменения аргумента. При этом относительная погрешность вычисления степенной функции на всей области ее определения не будет превышать относительной погрешности ее табличного представления.

Табличное представление степенной функции на интервале рассмотрим на примере функции 1.

Задаём умакс 256, а относительная погрешность вычисления .пусть будет; равна 5у 2 . В этом случае значение абсолютной погрешности для всех у умакс не будет превышать единицы.

Определяем начальное значение исходного интервала:

л i .

1 о-8

256

Хи:

2 «

Конечное значение интервала равно

-7

хк 2x4 2 .

Определяем шаг разбиения интервала

11

Дх

-1б

Умакс - А У Умакс

Определяем число значащих разрядов двоичного кода аргумента в интервале таб- 10 личного представления функции:

S toga

Xk - Хн

Ах

8.

В рассчитанном интервале изменения аргумента с шагом Ах вычисляем все значения функции и заносима таблицу. Для рассматриваемого случая число табличных значений функции равно 256.

Рассмотрим процедуру вычисления функции в двоичной системе счисления. Возможны следующие два случая.

Значение аргумента находится в интервале табличного представления функции,

т.е. XH, Xk}. В этомi случае вычисление функции сводится к выборке из таблицы соответствующего значения функции у.

Второй случай, х xic. или х хн; т.е. хУ{хв, xk}.

Вводим следующее обозначение: х хн.еслй хе {XH, xk}., а соответствующие значения у уп. Для всех х хн. xk}. справедливо х 2kxn. а для соответствующих значений функции - у 2 - уп, где k и

krf-целые числа, такие, что 0 :Ј k р (р n-s),

а 0 k а с (с р а макс). Число двоичных

разрядов для представления к равно m

log2p. для.представления а-г 1092 сгмакс.

а для представления or-k - f logaC. Очевидно.что k 0, если х xk.n k 0, если х хн. Вычисление функции в этом случае осуществляем следующим образом. Выполняется сдвиг аргумента влево 0) или вправо ( k 0) на k разрядов. После такого сдвига

значащие разряды аргумента попадают в

интервал табличного представления функции, что позволяет получить ее табличное значение уп . Для получения искомого значения функции, полученное табличное значение уп следует сдвинуть на а разрядов в том же направлении, что и аргумент, если а 0 и в противоположном, если а 0.

По такому способу вычисление функции осуществляется с абсолютной погрешностью. не превышающей А удля всех х, для которых у умакс. и с относительной погрешностью, не превышающей S;

м

ДЛЯ

всей области изменения аргумента при малом объеме ПЗУ. Так, в рассматриваемом примере емкость ПЗУ равна всего 256 слов.

Работа устройства вычисления степенной функции начинается с момента поступ- ления на входы 10 и 7 знака и модуля аргумента, а на входы 9 и 8 - знака и модуля показателя степени. Модуль аргумента поступает на информационные входы мультиплексоров блока сдвига аргумента, на адресные входы которых поступает двоичный код, формируемый блоком управления сдвигом аргумента. С выхода блока сдвига аргумента интервальное значение аргумента хп поступает на адресный вход бло- ка памяти, на остальных адресных входах которого уже установлены коды знака и модуля показателя степени. По сформированному таким образом адресу из памяти будет выбрано интервальное значение функции Уп. которое с выхода блока памяти поступит на информационные, входы мультиплексоров блока сдвига функции. К моменту появления на информационных входах мультиплексоров уп на их адресные входы с выхода блока управления сдвигом аргумента поступит двоичный кЧщ, равный a -k. С выхода блока сдвига функции искомое значение функции поступит на выход результата. К этому моменту на выходе зна- ка результата блоком формирования знака функции установится уровень напряжения, соответствующий знаку результата.

Время работы устройства постоянно и не зависит от значения аргумента и показателя степени функции;

Формула изобретения Устройство для вычисления степенной функции, содержащее блок .сдвига аргумента, блок сдвига функции, управляющие входы которых соединены с соответствующими выходами блока управления сдвигом аргумента и блока управления сдвигом функции, блок памяти, первый адресный вход которого соединен с выходом блока сдвига аргумента, отличающееся тем, что, с целью расширения класса решаемых задач путем обеспечения вычисления функции для целочисленных как положительных, так м отрицательных степеней, уменьшения объема памяти при одновременном повышении быстродействия, в него введен блок формулирования знака функции, причем вход модуля аргумента устройства подключен к информационному входу блока сдвига аргу-. мента и входу блока управления сдвигом аргумента, вход модуля показателя степени устройства подключен к второму адресному входу блока памяти и первым входам блока управления сдвигом функции и блока формирования знака функции, второй вход и выход которого соединен с входом знака аргумента и выходом знака результата устройства, второй вход блока управления сдвигом функции соединен с выходом блока управления сдвигом аргумента, вход знака показателя степени подключен к третьим входам блока управления сдвигом функции и блока памяти, выход которого соединен с информационным входом блока сдвига функции, выход которого является выходом .модуля результата.

Изобретение относится к вычислительной технике и может быть использовано в специализированных ЭВМ, а также при разработке вычислительных устройств, изготавливаемых в составе больших- интегральных схем. Цель изобретения - расширение класса решаемых задач за счет вычисления функции для целочисленных как положительных, так и отрицательных степеней, уменьшения объема памяти при одновременном повышении быстродействия. Поставленная цель достигается тем, что в устройство, содержащее блок памяти, блок управления сдвигом аргумента, блок сдвига аргумента, блок управления сдвигом функции и блок сдвига функции, введен блок формирования знака функции с соответствующими связями. Устройство позволяет вычислять степенную функцию в неограниченной области изменения аргумента при одновременном повышении быстродействия, а также без изменения структуры увеличивать число целочисленных (отрицательных и положительных) значений показателя степени. 6 ил., 2 табл.

Таблица 1

Таблица 2

;;

Фиг I

®ui2