Устройство для деления чисел на константу 2 @ - 1 Советский патент 1992 года по МПК G06F7/52 

Изобретение относится к вычислительной технике и позволяет вычислять частное от деления на константу 2 -1 на комбинационной схеме, т.е. за один та.кт. Устройствр содержит сумматор 1.1. выполняющий дом- ножение операнда на 2'+1, последующие сумматоры, всего их г, причем 1-й сумматор выполняет домножение предыдущего результата на величину 2^"+1. что обеспечивает на выходе последнего сумматора 1.г получение частного с необходимой точностью. Точность определяется количеством сумматоров г. 1 ил. 1 табл.

4 СЛ Ю

|ь.

Изобретение относится к вычислительной технике и может быть использовано в арифметических блоках ЭВМ.

Известно устройство для деления, содержащее сумматор, регистр делимого, регистр делителя и матрицу умножения.

Недостатком устройства является его сложность.

Известно также устройство для деления на константу 2-1, содержащее первый сумматор, регистр делимого, элемент НЕ, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, две группы элементов И, промежуточный регистр и элемент /1, причем входы разрядов делимого устройства соединены с информационными входами соответствующих разрядов регистра делимого, выходы старших разрядов сумматора с (1+1)-го по п-й (где п разрядность делимого)соединены с первыми входами элементов И первой группы соответственно с первого по (п-1)-й, а выходы разрядов первого сумматора с (Г+1)-го по (п+1)-й соединены с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛ И группы соответственно с первого по {п-1 + 1)-й и с информационными входами разрядов соответственно с первого по (п-1+1)-й промежуточного регистра, синхровход которого соединен с тактовым входом устройства, а вход сброса - с синхровходом регистра делимого и входом запуска устройства, выходы разрядов регистра делимого и промежуточного регистра соединены со входами соответствующих разрядов первого сумматора, выходы разрядов которого с первого по 1-й соединены с первыми входами соответствующих элементов И второй группы и входами элемента И, выход которого подключен к вторым входам первого элемента И первой группы и первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы, а также к входу элемента НЕ, выход которого соединен с вторыми входами элементов И второй группы, выходы которых являются выходами дробной части результата устройства, выход каждого элемента И первой группы соединен с вторым входом последующего элемента И первой группы и с вторым входом последующего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы, выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ являются выходами целой част;/, результата устройства,

Недостатком этого устройства является низкое быстродействие.

Целью изобретения является повышение быстродействия.

Указанная цель достигается тем, что в устройство, содержащее первый сумматор, входы первого слагаемого которого с (n-i-1)го по (п+1)-1 подключены к нулевой щине, где п разрядность числа, введены сумматоры со второго по г-й. где г определяет погрешность вычислений, причем п младших входов первого слагаемого первого сумматор и входы второго слагаемого с (1+1)-го по {п+1)-й первого сумматора являются входами устройства I младших входов второго слагаемого первого сумматора подключены к нулевой

шине, выходы i-го сумматора 1 .$ 1 г, соединены с соответствующими входами первого слагаемого (1+1)-го сумматора, выход переноса i-ro сумматора соединен с п+(2 -1)1+1}-м входом первого слагаемого (i--l)-ro сумматора. выходы с первого по п+{2-1)1+1-1 -й и выход переноса -го сумматора соединены соответственно с входами второго слагаемого с ()-го по п+(2 -1}1+1 -й (1+1)-го сумматора, входы первого слагаемого 0+1}го сумматора с n+(2-1)l + по п+() и входы второго слагаемого {i+1)-ro сумматора с первого по (2|)-й подключены к нулевой шине, выходы г-го и его выход переноса являются выходами устройства.

На чертеже изображена структурная

схема устройства.

Устройство содержит сумматоры 1.11.Г, входы 2 делимого устройства, выходы 3 частного устройства, причем п младших входов первого слагаемого и входы второго слагаемого с (1+1)-го по (п+1)-й сумматора 1.1 являются входами 2 делимого устройства, входы первого слагаемого с (п+1)-го по(п+1)-1 и I младших входов второго

слагаемого сумматора 1.1 подключены к нулевой шине, выходы сумматора 1.1.1 : I г соединены с соответствующими входами первого слагаемого сумматора 1.i+1, выход переноса сумматора 1.1 соединен с п+{2-1) входом первого слагаемого сумматора 1.1+1, выходы с первого по n+(2-1)i+i-1 -1 и выход переноса сумматора l.i соединены соответственно с входами второго слагаемого с {2l + 1)-ro по п+() сумматора 1.1+1, входы первого слагаемого с n+(2-1) по п+2() и входы второго слагаемого с первого по (21)-й сумматора 1.1+1 подключены к нулевой шине, выходы сумматора 1 .г и его выход

переноса являются выходами 3 частного устройства. .. На входы 2 поступает делимое - п-разрядное двоичное число А.

Получение искомого частного X можно

описать уравнением.

А/(2-1) Х

(1)

или

А 2Х-Х(2)

астное X совпадает с делимым, сдвинутым на I двоичных разрядов в сторону

младших разрядов, и при этом имеет место погрешность, которая определяется значением X. Эта погрешность тем меньше, чем больше величина сдвига, т.е. коэффициент при X в формуле (2). Эту величину сдвига можно увеличить умножая правую и яевую части равенства на величину 2+1. Тогда в правой части имеет место выражение 2-1. Дальнейшее увеличение коэффициента достигается умножением правой и левой части на величину , далее на величин , вплоть до умножения на величину 2 -И:

А(2+1Х2 +1)...() (2 - 1)Х. (3) где г - количество описанных домножений. дающих в правой части выражения вёпичину (2 -1)Х, что определяет (2 l-n-l) точных разрядов результата.

Устройство вычисляет частное от деления величины А на 2-1 путем определения выражения, стоящего в правой части формулы(3).

- На п младших входов первого слагаемо-. го сумматора 1.1 поступает делимое А. Это делимое поступает на входы второго слагаемого сумматора 1.1с (1+1)-го по (п+1)-й, т.е. сдвинутым монтажно на I разрядов, что соответствует величине 2 А. При этом с выходов сумматора снимается величина А(2+1). Она поступает на последующий сумматор, который аналогично выполняет домножениё величины А(2+1) на коэффициент (2 +1). Для 1-го сумматора на входы первого слагаемого с первого по п+() поступает величина A(2-|-1X2 +1)...( -1-1), полученная на выходах (1-1)-го сумматора. И эта величина поступает на входы второго слагаемого 1-го сумматора с ()-го по п-ь(2-1)1+1-2 -й, т.е. монтажно сдвинутой на 2 I разрядов. При этом с выходов снимается величина А(2-ИХ2 +V)... + ). Единица с выхода п ереноса (1-1)-го сумматора поступает на вход n+(2-1)l+i-1 1-го сумматора. С выходов сумматрп5.1 .г снимается величина А(2-ИХ2+1)...(22 + 1)

По сравнению с известным предлагаемое устройство имеет большее быстродействие. Для известного устройства общую задержку, вносимую устройством, можно оценить через задержку одноразрядного сумматора как n-k, где k - количество тактов

работы устройства, k Т -г- Г При этом

обеспечивается вычисление п-1 разрядов частного. В предлагаемом устройстве.общую задержку можно определить через величину задержки в последнем сумматоре (n-i-2 l+r-1) и единичных задержек (г-1) предыдущих сумматоров, т.е. величиной п+2 1+2(г-1). При этом вычисляется 2П-п точных разрядов. : ;

В таблице Приведены значения указанных величин включая общую задержку, причем для предлагаемого устройства количество сумматоров т выбиралось таким образом, чтобы получать не меньшее количество точных разрядов результата чем для прототипа. По результатам построен график.

Сумматоры реализованы на микросхеме КТ55ИМЗ.

Ф О р м у л а и 3 о б р е т е н и я

Устройство для деления чисел на константу 2-1, содержащее первый сумматор, входы разрядов с (п-И)-го по ()-й (где п разрядность числа) первого слагаемого которого соединены с нулевой Шиной, отличающееся тем, что, С целью повышения быстродействия устройства, в него введены сумматоры с второго по г-й, где г определяет погрешность вычисления, причем вход п младших разрядов первого слагаемого первого сумматора соединен с входами разрядов с (l-H)-ro по (п-ь|)-й второго слагаемого первого сумматора и входом делимого устройства, вход I младших разрядов второго слагаемого первого сумматора соединен с нулевой шиной, выходы i-ro сумматора, где 1 I г, соединены с входами соответствующих разрядов первого слагаемого (l-i-l)-ro сумматора, выход переноса i-ro сумматора соединен с входом (п+2-1) разряда первого слагаемого (1-И)-го сумматора, выходы разрядов суммы с первого по (п-ь2-1)1+1-1)-й и переноса i-ro сумматора соединень соответственно с входамиразрядов с (2 1-Ы)-го по (п+()1+1)-й (i-bl)-ro сумматора, входы разрядов с (n-(-(2-1)l+i+l)-ro по (n-i-()H-i) первого слагаемого (i-i-1)-ro сумматора соединены с входами разрядов с первого по (2|)-й второго слагаемого ()-ro сумматора и соединены С нулевой шиной, выходы суммы и переноса г-го сумматора соединены с выходом результата устройства. ОО vO fM о - CVJ CNl г

1- гЛ чО Г - - t- -

oci-3-

см РЛ -:}- -:J- LTl UTl ил ил

со.

fvl о со чО

VD О СМ СЮ О cv| о

о -:Г о CO СХ) о со «М см чО CSJ сМ VD