Программируемый формирователь управляющих воздействий микропроцессорной системы Советский патент 1992 года по МПК G06F1/04 G06F9/00 

Изобретение относится к вычислительной технике и может быть использовано в микропроцессорных системах.

Цель изобретения - увеличение быстродействия путем обеспечения непрерывности работы программируемого формирователя управляющих воздействия микропроцессорной системы во время обращения к нему в режимах записи и считывания информации.

На фиг.1 представлена функциональная схема формирователя; на фиг. 2,3- функциональная схема блока управления; на фиг.4 - схема блока дешифрации и формирования; на фиг.5 - временная диаграмма чтения счетчика; на фиг.6- временная диаграмма записи в счетчик; на фиг.7 - временная диаграмма записи в запоминающее устройство; на фиг.8 - временная диаграмма чтения запоминающего устройства; на фиг. 9,10 - временная диаграмма формирования управляющих воздействий.

Формирователь (фиг.1) содержит шинный формирователь 1, группа информационных входов-выходов которого соединена с шиной 2 данных микропроцессорной системы, а группа информационных входов и группа информационных выходов - с группой входов-выходов запоминающего устройства 3 и с первой группой входов схемы 4 сравнения, выход 5 которой соединен с четвертым входом блока 6 управления, первый - третий, пятый - шестнадцатый входы которого соединены соответственно с входом 7 Отсутствие обращения к запоминающему устройству, с входом 8 Выбор запоминающего устройства в режиме чтения, с входом 9 Выбор счетчика в режиме чтения, с входом 10 Дополнительная частота синхронизации микропроцессорной системы, с входом 11 Младший разряд шины кода секции, с входом 12 Старший разряд шины кода секции, с входом 13 Выбор режима обращения, с входом 14 Выбор запоминающего устройства в режиме записи, с входом 15 Тактовая частота счетчика, с входом 16 Разрешение обращения к устройству, с входом 17 Пуск, с входом 18 Управление адресной шиной микропроцессорной системы, с входом 19 Обнуление, с входом 20 Управляющее воздействие, с входом 21 Выбор счетчика в режиме записи, вход синхронизации соединен с входом 22 Основная частота синхронизации микропроцессорной системы, шестой выход 23 - с входом управления выдачей информации второго коммутатора 24, второй 25, седьмой 26, восьмой 27 и девятый 28 выходы соединены соответственно с первым, вторым, третьим и четвертым входами счетчика 29, пятый выход 30 - с входом выборки второго шинного формирователя 31, десятый выход 32 - с стробирующим входом схемы 4 сравнения, одиннадцатый 33, двенадцатый 34, тринадцатый 35, четырнадцатый 36, пятнадцатый 37 и шестнадцатый 38 выходы соединены соответственно с первым - шестым входами запоминающего устройства 3, третий выход 39 соединен с вторым входом счетчика 40 адреса и с первым входом блска 41 дешифрации и формирования, группа выходов которого соединена с выходной шиной 42 управляющих воздействий, второй вход-с четвертым выходом 43 блока управления, первый выход 44 которого соединен с входом управле- ния выдачей информации первого коммутатора 45, первая группа входов которого соединена с адресной шиной 46 микропроцессорной системы.

Блок 6 управления (фиг. 2, 3) содержит резистор 47, второй вывод которого соединен с второй обкладкой конденсатора 48 и

с первым входом первого элемента АНИЛИНЕ 49, выход которого является тринадцатым выходом 35 блока, второй вход соединен с выходом первого элемента ИИЛИ 50, с первым входом второго элемента И-ИЛИ-НЕ 51 и с первым входом третьего элемента И-ИЛИ-НЕ 52, третий вход соединен через первый элемент НЕ 53 с выходом первого элемента И-НЕ 54, с первым вхо0 дом первого элемента ИЛИ-НЕ 55 и с первым входом второго элемента ИЛИ-НЕ 56, четвертый вход - с D-входом первого триггера 57, с прямым выходом второго триггера 58 и с первым входом второго элемента

5 И-ИЛИ 59, пятый вход - с первым входом 7 блока и с первым входом второго элемен - та И-НЕ 60, выход которого является четвертым выходом 43 блока, второй вход соединен с С-входом третьего триггера 61

0 и с прямым выходом четвертого триггера 62, D-вход которого соединен с двенадцатым входом 17 блока, С-вход соединен с первым входом третьего элемента И-НЕ 63, с первым входом второго элемента И 64, с

5 десятым входом 15 блока и с D-входом пятого триггера 65, С-вход которого соединен с выходом четвертого элемента И-НЕ 66, первый вход которого соединен с первыми входами пятого 67 и шестого 68 элементов

0 И-НЕ, с одиннадцатым входом 16 блока и с первыми входами седьмого 69, восьмого 70 и девятого 71 элементов И-НЕ, второй вход - с выходом десятого элемента И-НЕ 72 и через второй элемент НЕ 73 с пятым

5 выходом 30 блока и с вторым входом первого элемента И 74, выход которого является десятым выходом 32 блока, третий вход соединен с первым входом третьего элемента И 75, выход которого соединен с

0 четвертым входом второго элемента И- ИЛИ-НЕ 51, выход которого является двенадцатым выходом 34 блока, пятый вход соединен через третий элемент НЕ 76 с первым входом третьего элемента ИЛИ5 НЕ 77, с первым входом четвертого элемента ИЛИ-НЕ 78 и с выходом одиннадцатого элемента И-НЕ 79, первый вход которого соединен через четвертый элемент НЕ 80 с шестым входом 11 блока,

0 второй вход - через пятый элемент НЕ 81 с седьмым входом 12 блока и с вторым входом двенадцатого элемента И-НЕ 82, выход которого соединен с входом шестого элемент НЕ 83 и с первым входом пятого эле5 мента ИЛИ-НЕ 84, второй вход которого соединен с восьмым входом 13 блока, третий вход соединен с входом седьмого элемента НЕ 85, с девятым входом 14 блока и с первым входом четвертого элемента И- ИЛИ-НЕ 86, выход которого является первым выходом 44 блока, второй вход - тринадцатым входом 18 блока, третий вход соединен с восьмым элементом НЕ 87 и является вторым входом 8 блока, одиннадцатый 33, пятнадцатый 37 и шестнадцатый 38 выходы которого соединены соответственно с выходами седьмого 69, восьмого 70 и девятого 71 элементов И-НЕ, вход 22 синхронизации - с пятым входом первого элемента И-ИЛИ 50, четырнадцатый выход 36 - с выходом третьего элемента И-ИЛИ-НЕ 52, шестой выход 23 соединен с выходом второго элемента И-ИЛИ 59, девятый выход 28 - с прямым выходом третьего триггера 61, третий вход 9 и шестнадцатый вход 21 соединены соответственно с первым и вто- рым входом десятого элемента И-НЕ 72, второй выход 25, пятнадцатый вход 20 и четырнадцатый вход 19 соединены соответственно с выходом, с первым входом и с вторым входом тринадцатого элемента И- НЕ 88, восьмой 27 и седьмой 26 выходы соединены соответственно с выходами шестого 68 и пятого 67 элементов И-НЕ, четвертый вход 5 - с С-входом второго триггера 58, пятый вход 10 - с шестым входом первого элемента И-ИЛИ 50, третий выход 39 - с выходом третьего элемента И-НЕ 63, второй вход которого соединен с выходом элемента 89 задержки.

Блок 41 дешифрации и формирования (фиг.4) содержит дешифратор 80, группу элементов НЕ 91, элемент НЕ 92 и группу триггеров 93.

Формирователь работает следующим образом.

Перед началом работы по импульсу на входной шине 19 Обнуление через элемент И 64 устанавливаются в нулевое состояние триггеры 58 и 57, а также через элемент И-НЕ 88 обнуляются счетчик 29 и счетчик 40 адреса.

Счетчик предназначен для отсчета времени путем подсчета тактовых импульсов, поступающих в формирователь по шине 15 Тактовая частота счетчика. Начальная установка счетчика производится либо путем подачи сигнала Обнуление по входной шине 19, либо путем записи в счетчик информации из микропроцессора параллель- но по шине 2 данных микропроцессорной системы. Разрядность счетчика должна быть достаточно большой для того, чтобы устройство имело широкие возможности в реализации временных интервалов. В дан- ном случае имеется 16-разрядная шина 2 данных микропроцессорной системы и 32- разрядный счетчик 29. В соответствии с этим обращение к счетчику 29 по шине данных при параллельной записи или считывании осуществляется посекционно. Начальное состояние может заноситься одной командой вывода из микропроцессорной системы только в старшие или только в младшие разряды счетчика 29. Аналогично одной командой ввода в микропроцессорную систему может быть считано состояние только старших или только младших разрядов счетчика 29. Выбор секции счетчика 29 определяется сигналами на входах 11 и 12 - младшим и старшим разрядами шины кода секции.

Запись и чтение счетчика 29 происходят следующим образом (фиг.5, 6). По одной из инверсных входных шин 9 Выбор счетчика в режиме чтения или 2.1 Выбор счетчика в режиме записи подается низкий уровень напряжения, который поступает на вход выборки шинного формирователя 31 через элементы И-НЕ 72 и НЕ 73. При этом сигнал по входу 9 управляет направлением передачи информации через шинный формирователь в зависимости от того, какой уровень сигнала подается на шину 9, шинный формирователь 31 подготавливается к передаче информации из шины 2 в счетчик 29 или наоборот из счетчика 29 в шину 2.

В режиме записи в счетчик 29 по шине 16 Разрешение обращения к устройству поступает положительный импульс на элементы И-НЕ 68 и 67, на вторые входы которых подается Основная частота синхронизации микропроцессорной системы с входа 22. В зависимости от того, в какую секцию счетчика, происходит запись, из входных сигналов 11 и 12 Младший и старший разряды кода секции дешифрируется импульс, поступающий на вход одного из элементов ИЛИ-НЕ 77 либо ИЛИ-НЕ 56. Сигналы с выхода указанных элементов поступают соответственно на вход элементов И-НЕ 68 и 67, с выхода которых снимаются стробирующие сигналы 26 и 27 для записи в первую и во вторую секции счетчика. В режиме чтения счетчика стробирующие сигналы не вырабатываются, поскольку в этом случае на инверсной шине 21 Выбор счетчика в режиме записи установлен высокий уровень, который поступает на элементы ИЛИ-НЕ 77 и 56 и блокирует формирование стробирующих сигналов.

В режиме чтения информация с обеих секций счетчика 29 поступает на коммутатор 24, управление которым осуществляется по входу управления выдачей информации сигналом с выхода элемента И-ИЛИ 59 (коммутаторы 24 и 45 выполнены на мультиплексорах). При наличии сигнала на шине 9 Выбор счетчика в режиме чтения состояние выхода элемента И-ИЛИ 59 определяется состоянием выхода элемента И-НЕ 79, который зависит от значений младшего 11 и старшего 12 разрядов шины кода секции. Коммутатор 24, таким образом, передает информацию выбранной секции счетчика 29 через шинный формирователь 31 в шину 2.

Запоминающее устройство 3 выполнено на элементах 541РУ2, имеющих двунаправленную шину данных, и предназначено для хранения программы работы. Запись программы производится до начала и во время работы параллельным кодом по шине 2 данных микропроцессорной системы. Поскольку разрядность запоминающего уст- ройства 3 превышает разрядность шины 2 данных микропроцессорной системы, то запоминающее устройство 3 разбито на 3 секции по 16 разрядов. В связи с этим обращение к запоминающему устройству в режимах чтения и записи с шины данных производится посекционно. При одном и том же значении адреса запись с шины данных производится в одну из секций ЗУ (младшую, среднюю или старшую) вслед- ствие того, что на каждую из секций под- аются свои управляющие сигналы, учитывающие номер секции. Аналогично чтение из ОЗУ производится при одном и том же значении адреса из той секции, на которую поданы соответствующие сигналы управления, с учетом номера секции. Выбор секции определяется сигналами на входах 11 и 12 - разрядами шины кода секции.

Программа определяет последовательность и момент времени выдачи управляющих воздействий. При записи программы по какому-либо адресу запоминающего устройства в первую и вторую секции заносит- ся код момента времени, в который нужно выдать какое-либо управляющее воздействие, а в третью секцию - код этого управляющего воздействия.

Запись и считывание запоминающего устройства 3 происходит следующим образом (фиг. 7, 8). По входной шине 7 Отсутствие обращения к запоминающему устройству подается низкий уровень напряжения на время обращения к заломи- нающему устройству. Этот сигнал подается на вход выборки шинного формирователя 1, на вход управления выдачей информации которого поступает сигнал с входной шины 8 Выбор запоминающего устройства в режиме чтения. При этом в режиме записи шинный формирователь обеспечивает передачу информации с шины 2 данных микропроцессорной системы в запоминающее устройство 3, а в режиме

чтения - из запоминающего устройства 3 в шину 2 данных.

Коммутатор 45 подключает адресную шину запоминающего устройства 3 к адресной шине 46 микропроцессорной системы. Управление коммутатором 45 осуществляется по входу у правления выдачей информации сигналом 44 с выхода элемента И-ИЛИ-НЕ 86. При записи или чтении запоминающего устройства на входе 14 Выбор запоминающего устройства в режиме записи или на входе 8 Выбор запоминающего устройства в режиме чтения в зависимости от режима появляется низкий уровень напряжения. По инверсному входу 18 Управление адресной шиной микропроцессорной системы также подается уровень логического нуля. На время действия сигнала на входе 18 при наличии сигнала на входе 14 или 8 коммутатор 45 подключает адресную шину 46 к адресной шине запоминающего устройства.

Блок управления памятью для каждой из трех секций запоминающего устройства формирует по два управляющих сигнала. Один из них управляет выходом выборки, а другой - входом Чтение - запись. Сигналы 34 - 36 управляют входами выборки первой, второй и третьей секции запоминающего устройства. Для формирования любого из этих сигналов в режиме записи на вход элемента И-ИЛИ 50 подаются сигналы с входом 10 Дополнительная частота синхронизации микропроцессорной системы, 22 Основная частота синхронизации микропроцессорной системы, 14 Выбор запоминающего устройства в режиме записи через элемент НЕ 85 и 16 Разрешение обращения к устройству. В режиме чтения на вход элемента И-ИЛИ 50 подается сигнал с входа 16 Разрешение обращения к устройству и через элемент НЕ 87 сигнал 8 Выбор запоминающего устройства в режиме чтения. Выходной сигнал элемента И-ИЛИ 50 подключен к входам элементов И-ИЛИ-НЕ 51, 52, 49, где коммутируется сигналом выбора секции и проходит на выход 34, 35 или 36 в зависимости от того, к какой секции запоминающего устройства идет обращение. Второй вентиль И элементов И-ИЛИ-НЕ 51, 49, 52 в это время заблокирован сигналом с входа 7 Отсутствие обращения к запоминающему устройству.

Сигналы 33, 37, 38 управляют входами Чтение-запись первой, второй и третьей секции запоминающего устройства. Они формируются на элементах И-НЕ 69-71 с помощью входных сигналов 16 Разрешение обращения к устройству, 10 Дополнительная частота синхронизации, 13 Выбор режима обращения, 14 Выбор запоминающего устройства в режиме записи, а также с помощью сигналов кода секции. В режиме чтения сигналы 33,37,38 находятся в состоянии логической единицы, в режиме записи - в состоянии логического нуля.

После предварительной загрузки программируемый формирователь управляющих воздействий запускается сигналом с выхода триггера 62, который устанавливается по переднему фронту тактовой частоты при подаче сигнала Пуск по входу 17.

Высокий уровень напряжения с прямого выхода триггера 62 поступает на С-вход триггера 61 защелки и разрешает прохождение на счетчик 29 Тактовой частоты счетчика с входа 15.

С этого момента счетчик 29 начинает отсчитывать импульсы тактовой частоты, а выходы первой секции счетчика 29 поступают на схему 4 сравнения (фиг.9).

В момент подачи сигнала Пуск счетчик 40 адреса обнулен. Выходы его через коммутатор 45 подключены к адресной шине запоминающего устройства 3, поскольку нет обращения к запоминающему устройству 3 по параллельной записи и чтению. По той же причине сигналы 33, 37,38 находятся в состоянии логической единицы. Таким образом, запоминающее устройство 3 готово к чтению информации по нулевому адресу.

Триггеры 58 и 57 первоначально обнулены. Высокие уровни сигналов с их инверсных выходов ;- подаются на элемент И 75, с выхода которого на элемент И-ИЛИ-НЕ 51 приходит разрешение на выдачу стробиру- ющего сигнала 34 первой секции, по входу 7 Отсутствие обращения к запоминающему устройству также приходит разрешающий сигнал на элемент И-ИЛИ-НЕ 51. На этот же вентиль поступает с входа 15 тактовая частота счетчика, уровень логической единицы которой проходит на выход 34 и разрешает чтение первой секции нулевой ячейки запоминающего устройства 3. Эта информация подается на первые информационные входы схемы 4 сравнения, на вторые информационные входы которой поступает информация с выходов первой секции счетчика 29. Выбор секции счетчика 29 осуществляется коммутатором 24, управление которым происходит по сигналу 23 с выхода элемента И-ИЛИ 59. Во время отсутствия обращения к запоминающему устройству по чтению и записи выход элемента И-ИЛИ 59 определяется сигналом, который снимается с прямого выхода

триггера 58 и имеет в это время нулевое значение.

Если код времени с выходов первой секции счетчика 29 не совпал с кодом времени,

записанным в первой секции нулевой ячейки запоминающего устройства, то сравнения кодов не произойдет. При переходе тактовой частоты счетчика (вход 15) из состояния логической 1 в состояние логиче0 ского О закончится стробирующий сигнал 34 для чтения первой секции запоминающего устройства 3. По следующему переднему фронту тактовой частоты счетчика значение счетчика 29 увеличится на едини5 цу, вновь на выходе элемента И-ИЛИ 51 сформируется стробирующий сигнал 34 для чтения первой секции нулевой ячейки запоминающего устройства и снова информация первых секций запоминающего

0 устройства и счетчика попадет на входы схемы сравнения.

Если код времени с выходов первой секции счетчика 29 совпал с кодом времени, записанным в первой секции нулевой ячей5 ки запоминающего устройства, то на выходе 5 схемы сравнения возникает импульс, который установит триггер 58 в состояние логической 1. При этом сигнал на выходе элемента И 75 запретит прохождение высо0 кого уровня тактовой частоты 15 на выход элемента И-ИЛИ-НЕ 51, таким образом закончится стробирующий сигнал для чтения первой секции запоминающего устройства 3. Сигналом с прямого выхода

5 триггера 58, установленным в 1, с задержкой, созданной с помощью элементов 47, 48, стробирующий сигнал 35 с выхода элемента И-ИЛИ-НЕ 49, который разрешает чтение второй секции запоминающего уст0 ройства 3 и обеспечивает появление информации второй секции на информационных входах схемы 4 сравнения. Кроме того, по сигналу с прямого выхода триггера изменится выход 23 с элемента И-ИЛИ 59 и

5 переключит коммутатор 24 таким образом, что на вторую группу входов схемы 4 сравнения поступит информация с выходов второй секции счетчика 29.

Если код времени с выходов второй сек0 ции счетчика 29 не совпал с кодом времени, записанным во второй секции нулевой ячейки запоминающего устройства, то при переходе тактовой частоты счетчика (вход 15) из состояния логической 1 в состояние

5 логического О закончится стробирующий сигнал 35 для чтения второй секции запоминающего устройства 3, обнулится триггер 58. По следующему переднему фронту тактовой частоты значение счетчика 29 увеличится на единицу и вновь начнется

сравнение первых секций счетчика 29 и запоминающего устройства 3.

Если же произошло сравнение второй секции счетчика 29 и второй секции запоминающего устройства 3, то на выходе 5 схемы сравнения возникает импульс, который установит триггер 57 в состояние логической единицы, а триггер 58 - в состояние логического нуля.

Это приведет к тому, что стробирующий сигнал 35 для чтения второй секции запоминающего устройства 3 окончится, с прямого выхода триггера 57 на элемент И-ИЛИ-НЕ 52 придет высокий уровень напряжения и возникнет стробирующий сигнал 36 для чтения третьей секции запоминающего устройства 3. Низкий уровень с инверсного выхода триггера 57, поступающий на элемент И 74, установит на выходе 32 этого элемента низкий уровень, запрещающий сравнение кодов на схеме 4 сравнения. Информация с третьей секции запоминающего устройства 3 поступит на группу информационных входов блока 41 дешифрации и формирования. Данный блок включает в себя дешифратор, реализованный на элементах 533ИД7, группу триггеров, реализованных на элементах 133ТМ2, и группу инверторов, которая позволяет получить сигналы с выхода дешифратора в прямой форме, что необходимо для срабатывания триггеров по переднему фронту этих сигналов. Обнуление триггеров происходит низким уровнем напряжения сигнала 39. Управляющие сигналы 39 и 43 предназначены для стробирования дешифратора, выдача выходных сигналов которого производится только при наличии логического нуля на входах 39 и 43. Сигнал логической единицы с прямого выхода тригерра 57 задерживается на элементе 89 задержки и по- ступает на элемент И-НЕ 63, где стробируется тактовой частотой счетчика, Таким образом, по входу 39 управления дешифрация разрешается после того, как произошло сравнение обеих секций счетчика 29 и запоминающего устройства 3, и до момента прихода заднего фронта тактовой частоты счетчика. Задержка сигнала с прямого выхода триггера 57 на элементе 89 задержки нужна для того, чтобы информация с третьей секции запоминающего устройства 3 успела поступить на информационные входы дешифратора.

Потенциальный сигнал 17 Пуск приходит на D-вход триггера 62 асинхронно по отношению к тактовой частоте 15 счетчика, поступающей на стробирующий вход. На выходе триггера 62 образуется сигнал, полученный фазированием Пуска передним

фронтом тактовой частоты. Этот сигнал при условии отсутствия обращения к запоминающему устройству 3 по чтению и записи дает на выходе 43 элемента И-НЕ 60 нулевой уровень и разрешает дешифрацию в блоке 41. Таким образом, на выходе блока дешифрации и формирования в заданный момент времени сформировалось заданное программой управляющее воздействие.

0 При этом сигнал 39 с выхода элемента И-НЕ 63 в момент перехода тактовой частоты счетчика из 1 в О увеличивает содержимое счетчика 40 адреса на единицу.

По следующему переднему фронту так5 товой частоты счетчика начнется сравнение кодировки с выхода счетчика 29 с кодом времени, записанным в первых двух секциях следующей по счету ячейки запоминающего устройства 3. Время выдачи

0 управляющих воздействий и коды управляющих воздействий занесены в запоминающее устройство 3. При выдаче очередного управляющего воздействия содержимое счетчика адреса 40 будет увеличиваться на

5 единицу, тем самым будет осуществляться переход к следующему ячейке запоминающего устройства 3. Коды управляющих воздействий должны быть записаны в ячейки запоминающего устройства 3 в порядке их

0 выдачи.

В данном устройстве число ячеек для хранения программы выдачи управляющих воздействий равно 2П, поэтому счетчик 40 адреса, досчитав до максимально возмож5 ного адреса запоминающего устройства 3, автоматически начнет отсчете нуля. Устройство будет работоспособным ив том случае, если число ячеек будет отличаться от числа 2П, но тогда для обнуления счетчика

0 адреса нужно использовать одно из управляющих воздействий. Для увеличения быстродействия можно в процессе работы программируемого формирователя производить перезапись в те ячейки запомина5 ющего устройства 3, в которых уже отработана записанная прежде программа. Описываемый программируемый формирователь управляющих воздействий микропроцессорной системы позволяет

0 производить запись и чтение запоминающего устройства 3 во время непрерывной работы, не нарушая процесса выдачи управляющих воздействий.

Если во время работы устройства про5 исходит обращение к запоминающему устройству 3 по записи или чтению, то сигналом 44 коммутатор 45 переключается и соединяет адресную шину запоминающего устройства 3 с адресной шиной 46 микропроцессорной системы. По инверсному входу 7 Отсутствие обращения к запоминающему устройству на элементы И- ИЛИ-НЕ 51, 49, 52 поступает низкий уровень напряжения, который запрещает на время обращение к запоминающему устройству 3, формирование стробирующих сигналов для чтения запоминающего устройства в режиме формирования управляющих воздействий. В этом случае через элементы И-ИЛИ-НЕ 51, 49, 52 будут проходить только стробирующие сигналы для чтения записи запоминающего устройства 3 параллельно по шине 2 данных микропроцессорной системы. Время чтения или записи определяется в этом случае основной частотой синхронизации микропроцессорной системы . Время чтения или записи определяется в этом случае основной частотой синхронизации микропроцессорной системы (вход 22), а процесс формирования управляющих воздействий - тактовой частотой счетчика (вход 15). Для нормальной работы устройства необходимо, чтобы тактовая частота была значительно меньше частоты синхронизации. Поскольку указанные частоты в общем случае асинхронны, то следует рассмотреть несколько возможных вариантов чтения и записи запоминающего устройства 3 в процессе непрерывной работы устройства.

На временных диаграммах фиг.7, 8 рассмотрен случай, когда обращение к запоминающему устройству произошло во время сравнения кодировки с выходов первой секции счетчика 29 и содержимого первой секции запоминающего устройства 3. При этом сигнал 5 сравнения уже выработался, и его длительности хватило для того, чтобы триггер 58 переключился в логическую 1. Высокий уровень напряжения с прямого выхода триггера 58 поступил на элемент И-ИЛИ-НЕ 49, но стробирующий сигнал для чтения второй секции запоминающего устройства 3 не формируется, поскольку на этот же вентиль пришел запрещающий сигнал с входа 7. На выходе 35 элемента И-ИЛИ-НЕ 49 появился стробирующий сигнал для записи информации с шины 2 данных во вторую секцию запоминающего устройства 3. После того, как запись произойдет, снимется запрещающий сигнал с входа 7 и на выходе 35 возникнет стробирующий синал для чтения второй секции запоминающего устройства 3.

Возможен и другой вариант. Допустим, что обращение по чтению или записи произошло также во время сравнения первых секций счетчика 29 и запоминающего устройства 3, сигнал 5 сравнения из-за блокировки сигналом 7 не выработается совсем

или выработался, но длительность его оказалась недостаточной для того, чтобы установить в 1 триггер 58. В этом случае произойдет чтение или запись заданной

секции запоминающего устройства 3, а затем вновь выработается стробирующий сигнал 34 для чтения первой ячейки запоминающего устройства и произойдет ее сравнение с содержимым счетчика 29.

0 Аналогично, если обращение к запоминающему устройству совпадает по времени с моментом сравнения вторых секций счетчика 29 и запоминающего устройства 3, то в случае переключения триггера 57 в 1 про5 изойдет вначале обмен выбранной секции запоминающего устройства 3 с шиной 2 данных, а затем сформируется сигналом с прямого выхода триггера 57 строб для чтения третьей секции и произойдет выдача управ0 ляющего воздействия.

В случае, если триггер 57 не успел переключиться, то после обмена запоминающего устройства 3 с шиной данных произойдет повторное обращение к второй секции запо5 минающего устройства 3, сравнение его с второй секцией счетчика 29, а затем выдача управляющего воздействия.

Возможно, что обращение к запоминающему устройству 3 по чтению и записи

0 произойдет во время дешифрации управляющих воздействий, когда происходит чтение из третьей секции запоминающего устройства 3. В этом случае на время обращения сигнал 7 переключит управляющий

5 сигнал 43 в логическую 1 и дешифрация прервется, а после снятия сигнала 7 - возобновится. С выхода дешифратора на соответствующий триггер в этом случае придут два импульса, по фронту первого из

0 которых триггер установится в логическую 1, а фронт второго не изменит состояние триггера. Снимется управляющее воздействие с триггера также, как и во всех других случаях, по заднему фронту тактовой часто5 ты счетчика.

Возможно, что для каких-либо целей может оказаться полезной запись в счетчик 29 какого-либо кода времени в процессе работы с тем, чтобы далее отсчет вести уже

0 от выбранного кода. Программируемый формирователь управляющих воздействий позволяет осуществить чтение и запись счетчика 29 во время непрерывной работы.

5 На фиг.5, б показаны временные диаграммы режимов чтения и записи в счетчик 29 во время сравнения первых секций запоминающего устройства 3 и счетчика 29. Сравнение уже произошло, поэтому триггер 58 переключился в 1 и сформировался

стробирующий сигнал 35 для чтения второй секции запоминающего устройства 3. Информация из второй секции запоминающего устройства поступает на схему 4 сравнения, но сравнение запрещено низким уровнем сигнала 32 с элемента 74, на вход которого поступает один из инверсных сигналов: во время чтения - Выбор счетчика в режиме чтения, во время записи - Выбор счетчика в режиме записи. После окончания обращения к счетчику указанные сигналы будут сняты и произойдет сравнение вторых секций.

Если запись в счетчик происходит также в момент сравнения первой секции счетчика и первой секции запоминающего устройства 3, но сигнал сравнения не выработался или оказался очень коротким из-за блокировки схемы сравнения сигналом 32, то стробирующий сигнал 34 не сбросится, информация из второй секции запоминающего устройства будет находиться на входах второй схемы 4 сравнения на все время обращения к счетчику 29. По окончании обращения к счетчику 29 коммутатор 24 подключит к второй группе входов схемы 4 сравнения выходы первой секции счетчика 29. Произойдет сравнение первых секций счетчика 29 и запоминающего устройства 3.

Если обращение к счетчику 29 произойдет во время сравнения вторых секций счетчика 29 и запоминающего устройства 3, то все зависит от того, успел ли сигнал сравнения возникнуть и переключить в 1 триггер 57. В случае установки триггера 57 в состояние логической 1 возникнет сигнал 36, стробирующий третью секцию запоминающего устройства 3. Процесс выдачи управляющий воздействий пойдет одновременно с обращением в счетчик 29 по чтению или записи. В случае, если триггер 57 не установился в состояние логической 1, вначале произойдет обращение к счетчику, затем сравнение вторых секций с последующей выдачей управляющих воздействий.

Для разнесения во времени счета счетчика 29 и обращения к нему на С-вход триггера 65 защелки приходит сигнал с элемента И-НЕ 66. Этим сигналом коммутируется тактовая частота счетчика на время обращения к нему по шине 2 данных. Действительно, при поступлении сигналов 16 Разрешение обращения к устройству и 21 Обращение к счетчику в режиме записи на выходе элемента И-НЕ 66 установится уровень логического О на время обращения к счетчику. Если на момент появления уровня логического О на С-входе триггера 65 защелки на D-входе тактовая

частота счетчика находилась в . состоянии логического нуля, то это состояние зафиксируется на выходе счетчика на все время обращения к нему по шине 2 данных. Пусть во

время обращения к счетчику пришел передний фронт тактовой частоты на D-вход триггера 65 защелки, тогда на выходе данного триггера передний фронт сформируется только после того, как окончится

обращение к счетчику и на С-входе триггера установится высокий уровень напряжения. Таким образом, при совпадении времени записи в счетчик и счета сначала произойдет запись в счетчик, а затем

сформируется на выходе триггера 65 передний фронт тактовой частоты, по которому произойдет увеличение на единицу содержимого счетчика.

Использование предложенного технического решения позволяет осуществлять перезапись ячеек запоминающего устройства в процессе непрерывной работы устройства, что повышает его быстродействие и расширяет функциональные возможности. Количество формируемых временных интервалов и соответствующих им управляющих воздействий не зависит от затрат аппаратуры, поскольку содержимое ячеек запоминающего устройства 3 можно непрерывно обновлять, а счетчик 29 можно в нужные моменты обнулять. Для этой цели достаточно использовать одно из управляющих воздействий 42, которое следует подать на вход 20 Управляющее воздействие.

Кроме того, можно производить запись кодов времени в счетчик 29 во время непрерывной работы формирователя. С целью контроля за работой формирователя можно осуществлять чтение счетчика 29 и запоминающего устройства 3 по шине 2 данных, не мешая программируемому формирователю выдавать управляющие воздействия.

Формула.изобретения 1. Программируемый формирователь управляющих воздействий микропроцессорной системы, содержащий запоминающее устройство, счетчик адреса, счетчик, блок управления, причем вход синхрониза- ции Ьлока управления является входом Основная частота синхронизации микропроцессорной системы формирователя, отличающийся тем, что, с целью повышения быстродействия, в него введе- ны два шинных формирователя, блок дешифрации и формирования, схема сравнения и два коммутатора, первая группа информационных входов первого коммутатора соединена с входом формирователя для подключения к адресной шине микропроцессорной системы, группа выходов - с группой соответствующих адресных входов запоминающего устройства, вход управления выдачей информации первого коммутатора соединен с первым выходом блока управления, вторая группа информационных входов первого коммутатора соединена с соответствующими выходами счетчика адреса, вход обнуления которого соединен с вторым выходом блока управления и входом обнуления счетчика, а счетный вход счетчика адреса соединен с третьим выходом блока управления и первым входом управления блока дешифрации и формирования, второй вход управления которого соединен с четвертым выходом блока управления, группа выходов блока дешифрации и формирования соединена с выходной шиной управляющих воздействий формирователя, группа информационных входов блока дешифрации и формирования соединена с первой группой информационных входов схемы сравнения, с группой информационных входов-выходов запоминающего устройства, с группой информационных входов и с группой информационных выходов первого шинного формирователя, вход выборки которого соединен с входом Отсутствие обращения к запоминающему устройству формирователя и с первым входом блока управления, вход управления выдачей информации первого шинного формирователя соединен с входом Выбор запоминающего устройства в режиме чтения формирователя и с вторым входом блока управления, группа информационных входов-выходов первого шинного формирователя соединена с входом-выходом формирователя для подключения к шине данных микропроцессорной системы и с группой информационных входов-выходов второго шинного формирователя соответственно, вход выборки которого соединен с пятым выходом блока управления, вход управления выдачей информации второго шинного формирователя соединен с входом Выбор счетчика в режиме чтения формирователя и с третьим входом блока управления, группа выходов второго шинного формирователя соединена с группой информационных входов счетчика, группа информационных входов второго шинного формирователя соединена с второй группой информационных входов схемы сравнения и с группой выходов второго коммутатора, вход управления выдачей информации которого соединен с шестым выходом блока управления, информационные входы первой и второй групп второго коммутатора соединены с соответствующими

выходами первой и второй групп счетчика, первый и второй входы задания режима и счетный вход которого соединены соответственно с седьмым, восьмым и девятым выходами блока управления, десятый выход которого соединен со стробирующим входом схемы сравнения, одиннадцатый, двенадцатый, тринадцатый, четырнадцатый, пятнадцатый и шестнадцатый выходы сое0 динены соответственно с первым, вторым, третьим, четвертым, пятым и шестым входами управления режимами работы запоминающего устройства, четвертый вход блока управления соединен с выходом схе5 мы сравнения, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый, двенадцатый, тринадцатый, четырнадцатый, пятнадцатый и шестнадцатый входы блока управления соединены соответствен0 но с входами Дополнительная частота синхронизации микропроцессорной системы, Младший разряд шины кода секции, Старший разряд шины кода секции, Выбор режима обращения, Выбор запомина5 ющего устройства в режиме записи, Тактовая частота счетчика, Разрешение обращения к устройству, Пуск, Управление адресной шиной микропроцессорной системы, Обнуление, Управляющее воз0 действие и Выбор счетчика в режиме записи формирователя.

2. Формирователь по п. 1,отличающий с я тем, что блок управления содержит пять триггеров, пять элементов ИЛИ-НЕ,

5 элемент задержки, тринадцать элементов И-НЕ, четыре элемента И-ИЛИ-НЕ, два элемента И-ИЛИ, восемь элементов НЕ, три элемента И, конденсатор и резистор, перт вый вывод которого соединен с первой об0 кладкой конденсатора и с шиной нулевого потенциала, второй вывод - с второй обкладкой конденсатора и с первым входом первого элемента И-ИЛИ-НЕ, выход которого является тринадцатым выходом бло5 ка, второй вход первого элемента И-ИЛИ-НЕ соединен с выходом первого элемента И-ИЛИ, с первым входом второго элемента И-ИЛИ-НЕ и с первым входом третьего элемента И-ИЛИ-НЕ,

0 третий вход первого элемента И-ИЛИ- НЕ соединен через первый элемент НЕ с выходом первого элемента И-НЕ, с первым входом первого элемента ИЛИ-НЕ и с первым входом второго элемента ИЛИ5 НЕ, четвертый вход первого элемента И- И Л И-НЕ соединен с D-входом первого триггера, с прямым выходом второго триггера и с первым входом второго элемента И-ИЛИ, пятый вход первого элемента И- ИЛИ-НЕ соединен с первым входом блока,

с вторым входом второго элемента И-ИЛИ- НЕ, с вторым входом третьего элемента И- И Л И-НЕ, с первым входом первого элемента И и с первым входом второго элемента И-НЕ, выход которого является четвертым выходом блока, второй вход второго элемента И-НЕ соединен с С-входом третьего триггера и с прямым выходом четвертого триггера, р-вход которого соединен с R-входом и с двенадцатым входом блока, С-вход четвертого триггера соединен с первым входом третьего элемента И-НЕ, с первым входом второго элемента И, с десятым входом блока, с третьим входом второго элемента И-ИЛИ- НЕ и с D-входом пятого триггера, прямой выход которого соединен с D-входом третьего триггера, С-вход пятого триггера соединен с выходом четвертого элемента И-НЕ, первый вход которого соединен с первыми входами пятого и шестого элементов И-НЕ, с одиннадцатым входом блока, с первым и вторым входами первого элемента И-ИЛИ и с первыми входами седьмого, восьмого и девятого элементов И-НЕ, второй вход четвертого элемента И-НЕ соединен с вторым входом второго элемента И-ИЛИ, с выходом десятого элемента И-НЕ и через второй инвертор - с третьим входом второго элемента И-ИЛИ, с пятым выходом блока и с вторым входом первого элемента И, выход которого является десятым выходом блока, третий вход первого элемента И соединен с первым входом третьего элемента И и с инверсным выходом первого триггера, прямой выход которого соединен с третьим входом третьего элемента И-ИЛИ-НЕ и через элемент задержки - с вторым входом третьего элемента И-НЕ, R-вход первого триггера соединен с выходом второго элемента И и с R-входом второго триггера, С-вход первого триггера соединен с четвертым входом блока и с С-входом второго триггера, инверсный выход которого соединен с его D-входом и с вторым входом третьего элемента И, выход которого соединен с четвертым входом второго элемента И-ИЛИ-НЕ, выход которого является двенадцатым выходом блока, пятый вход второго элемента И-ИЛИ-НЕ соединен через третий элемент НЕ с первым входом третьего элемента ИЛ И-НЕ, с четвертым входом второго элемента И- ИЛИ, с первым входом четвертого элемента ИЛИ-НЕ и с выходом одиннадцатого элемента И-НЕ, первый вход которого соединен с первым входом двенадцатого элемента И-НЕ, через четвертый элемент НЕ - с шестым входом блока И и с первым входом первого элемента И-НЕ, второй вход одиннадцатого элемента И-НЕ соединен с вторым входом первого элемента И-НЕ и через

пятый элемент НЕ с седьмым входом блока и с вторым входом двенадцатого элемента И-НЕ, выход которого соединен с входом шестого элемента НЕ и с первым входом пятого элемента ИЛИ-НЕ, второй вход которого соединен с вторым входом четвертого элемента ИЛИ-НЕ, с вторым входом первого элемента ИЛИ-НЕ и с восьмым входом блока, третий вход пятого элемента ИЛИ-НЕ соединен с третьим входом четвертого элемента ИЛИ-НЕ, с третьим входом первого элемента ИЛИ-НЕ, с входом седьмого элемента НЕ, с девятым входом блока и с первым входом четвертого элемента И- ИЛИ-НЕ, выход которого является первым выходом блока, второй вход четвертого элемента И-ИЛИ-НЕ соединен с тринадцатым входом блока, третий вход четвертого элемента И-ИЛИ-НЕ является вторым входом блока и соединен через восьмой элемент Н Е с третьим входом первого элемента И-ИЛИ, четвертый вход которого соединен с выходом седьмого элемента НЕ, пятый вход первого элемента И-ИЛИ является входом синхронизации блока и соединен с вторыми входами пятого и шестого элементов И-НЕ, шестой вход первого элемента И-ИЛИ соединен с пятым входом блока и с вторыми входами седьмого, восьмого и девятого элементов И-НЕ, третьи входы которых соединены соответственно с выходами четвертого, пятого и первого элементов ИЛИ-НЕ, а выходы - соответственно с одиннадцатым, пятнадцатым и шестнадцатым выходами блока, четырнадцатый выход которого соединен с выходом третьего элемента И- ИЛИ-НЕ, шестой выход блока соединен с выходом второго элемента И-ИЛИ, третий выход блока соединен с выходом третьего элемента И-НЕ, девятый выход блока соединен с прямым выходом третьего триггера, третий вход блока соединен с первым входом десятого элемента И-НЕ, шестнадцатый вход блока соединен с вторым входом десятого элемента И-НЕ, с вторыми входами второго и третьего элементов ИЛИ-НЕ, второй выход блока соединен с выходом тринадцатого элемента И-НЕ, пятнадцатый вход блока - с первым входом тринад- цатогэ элемента И-НЕ, четырнадцатый вход блока - с вторым входом тринадцатого элемента И-НЕ и с вторым входом второго элемента И-НЕ, седьмой и восьмой выходы блока соединены соответственно с выходами пятого и шестого элементов И-НЕ, третьи входы которых соединены соответственное выходами третьего и второго элементов ИЛИ-НЕ, причем четвертый вход третьего элемента И-ИЛИ-НЕ соединен с выходом шестого элемента НЕ.

оиг 2

Г

71

Изобретение относится к вычислительной технике и может быть использовано в системах обработки цифровой информации с применением микропроцессорных устройств. Изобретение позволяет повысить быстродействие за счет обеспечения непрерывности работы программируемого формирователя во время обращения к нему в режимах записи и считывания информации. До начала работы формирователя в запоминающее устройство заносят программу, определяющую последовательность и моменты времени выдачи управляющих воздействий. Счетчик запускают сигналом Пуск, При совпадении информации нулевой ячейки запоминающего устройства и счетчика схема сравнения выдает сигнал в блок управления. Блок дешифрации и формирования выдает управляющее воздействие в шину, содержимое счетчика адреса увеличивается на единицу, подготавливая информацию следующей ячейки запоминающего устройства для сравнения с содер- жимым счетчика. Блок управления переключает коммутаторы и шинные формирователи, обеспечивая возможность обращения через шину данных микропроцессорной системы к счётчику и запоминающему устройству в процессе выдачи управляющих воздействий, что позволяет обновлять фрагменты программы в запоминающем устройстве по мере ее выполнения, не прерывая работы формирователя. 1 з.п.ф-лы, 10 ил. fe

Фиг.

гг ю г

о- .

Г .

S . J

JS

J6 .

21

зг

Н.23

а в .

2t

ит

п

и

Риг.6

36

.

fЈ,tt

Фиг. 7

Фиг.в

Ј t

i