Суммирующее устройство Советский патент 1992 года по МПК G06F7/50 

Изобретение относится к вычислительной технике и может быть использовано в операционных схемах цифровых процессоров для блочной обработки массивов данных.

По основному авт.ев № 1062689 известно суммирующее устройство, содержащее постоянный запоминающий блок, ассоциативный запоминающий блок, элемент И, первую группу элементов И, вторую группу элементов И, третью группу элементов И, первую и вторую группу элементов задержки, причем первый разрядный выход ассоциативного запоминающего блока является выходом суммы устройства, остальные выходы ассоциативного запоминающего блока через соответствующие элементы задержки первой группы соединены с первыми входами соответствующих элементов И первой группы, вторые входы которых подключены к первому входу синхронизации устройства, а выходы - к соответствующим входам опроса первой группы

ассоциативного запоминающего блока, адресные входы постоянного запоминающего блока соединены с выходами соответствующих элементов И второй группы, первые входы которых соединены с входами слагаемых устройства соответственно, а вторые входы - со вторым входом синхронизации устройства, младший разрядный выход постоянного запоминающего блока соединен с первым входом элемента И, второй вход которого подключен к первому входу синхронизации устройства, а выход соединен с входом опроса второй группы ассоциативного запоминающего блока, остальные разрядные выходы постоянного запоминающего блока через соответствующие элементы задержки второй группы соединены с первыми входами элементов И третьей группы, вторые входы которых подключены к первому входу синхронизации устройства, а выходы соединены к соответствующим входам опроса третьей группы ассоци.чтив- ного запоминающего блока 2.

-ч XJ ел

V4

ГО

ю

N)

Недостатком известного устройства является ограниченные функциональные возможности, так как оно позволяет выполнять только операцию группового суммирования двоичных чисел.

Целью изобретения является расширение функциональных возможностей устройства путем обеспечения возможности выполнения операции вычитания над массивами данных, помимо операции сложения.

Поставленная цель достигается тем, что в устройство введены второй элемент И, четвертая, пятая и шестая группы элементов И, третья и четвертая группа элементов задержки, второй постоянный запоминающий блок, выход младшего разряда которого соединен с первым входом второго элемента И, выход которого соединен с входами опроса четвертой группы ассоциативного запоминающего блока, входы опроса пятой и шестой групп которого соединены с выходами элементов И четвертой и пятой групп соответственно, первые входы которых соединены с выходами элементов задержки третьей и четвертой групп соответственно, вход второго массива данных устройства соединен с первыми входами элементов И шестой группы, выходы которых соединены с адресными входами второго постоянного запоминающего блока, выходы старших разрядов которого соединены с входами элементов задержки четвертой группы, выходы второй группы ассоциативного запоминающего блока соединены с входами элементов задержки третьей группы, вторая шина синхронизации устройства соединена с вторыми входами элементов И шестой группы, первая шина синхронизации устройства соединена с вторыми входами второго элемента И и элементов И четвертой и пятой группы, третьи входы которых соединены с третьими входами элементов И первой и третьей групп, первого и второго элементов И и входом признака операции устройства.

Сущность изобретения состоит в расширении функциональных возможностей устройства путем введения аппаратных средств, позволяющих выполнять операции вычитания одновременно над массивами данных, помимо операции сложения.

Введение второго постоянного запоминающего блока, четвертой, пятой и шестой групп элементов И, третьей и четвертой групп элементов задержки, второго элемента И и обусловленных ими связей позволяет организовать режим алгебраического сложения в устройстве

На фиг 1 представлена функциональная схема заявляемого устройства; на фиг. 2 - схема прошивки первого и второго постоянных запоминающих блоков; на фиг. 3 схема прошивки ассоциативного запоминающего блока.

Устройство содержит (фиг. 1) первый постоянный запоминающий блок (ПЗБ) 1, ассоциативный запоминающий блок (АЗБ) 2,

0 вторую группу элементов ИЗ первый элемент И4, второй элемент И5, третью группу элементов Иб, первую группу элементов И7, пятую группу элементов И8, четвертую группу элементов И9, вторую группу элементов

5 10 задержки, первую группу элементов 11 задержки, четвертую группу элементов 12 задержки, третью группу элементов 13 задержки, общий выход 14 устройства, первый информационный вход 15 устройства, пер0 вый вход 16 синхронизации устройства, второй вход 17 синхронизации устройства, вход 18 признака операции устройства, второй информационный вход 19 устройства, шестую группу элементов И20, второй ПЗБ

5 21.

Считанное из ПЗБ1 слово является частью ассоциативного признака опроса для АЗБ2, при этом младший разряд поступает на первый вход первого элемента И4, выход

0 которого подключен ко второй группе опроса, остальные разрядные выходы ПЗБ1 через соответствующие элементы 10 задержки соединены с первыми входами элементов И6, выходы которых подключены

5 к третьей группе опроса АЗБ2. На адресные входы ПЗБ21 в течение этого же такта, поступающего по входу 17, через соответствующие элементы И6, по второму информационному входу 19 поступает срез

0 сигналов логического О. Считанное из ПЗБ21 слово из нулей является частью ассоциативного признака опроса для АЗБ2, при этом младший разряд поступает на первый вход второго элемента И5, выход которого

5 подключен к четвертой группе опроса, остальные разрядные выходы ПЗБ21 через соответствующие элементы 12 задержки соединены с первыми входами элементов И8, выходы которых подключены к шестой

0 группе опроса АЗБ2. Считанное из АЗБ2 слово, кроме первого разряда по первой группе выходов через соответствующие элементы 11 задержки поступают на первые входы элементов И7, выходы которых под5 ключены к первой группе опроса АЗБ2. По второй группе выходов АЗБ2 через соответствующие элементы 13задержки поступают на первые входы элементов И9, выходы которых подключены к пятой группе опроса ассоциативного признака Сформированный признак дополнительно синхронизируется на элементах И4-9 путем подачи на вторые входы этих элементов импульса по входу 16 устройства. На выходе 14 формируется очередной разряд суммы операндов. На третьи входы элементов И4-9 на весь период работы устройства в этом режиме подан сигнал логической 1. На входы 16 и 17 поступают импульсы синхронизированные единой тактовой частотой, при этом передний фронт импульса входа 16 начинается позже, а задний раньше импульса, подаваемого на вход 17. Общее число тактов операции сложение равно

Ti n + log2N, где п - разрядность слагаемых;

N - количество слагаемых.

Рассмотрим пример суммирования четырех операндов, схемы прошивки блоков 1 и 21 для примеров обоих режимов представлены на фиг.2, схема прошивки блока 2 - на фиг.З.

Пусть необходимо просуммировать следующие четыре операнда, представленные в двоичном коде: 1010; 1101; 0101; 1011. На вход 19 поданы сигналы логического О.

В течение первого импульса поданного на вход 17 синхронизации, через элементы ИЗ на адресный вход блока 1 подаются одноименные младшие разряды слагаемых, то есть адрес 0111. По указанному адресу из ПЗБ1 считываются, по тому же импульсу слово 101, младший разряд которого 1 без задержки подается на первый вход элемента И4, а остальные через элементы 10 задержки - на соответствующие входы элементов И6. В силу выше-сказанного из ПЗБ21 считывается слово 000, младший разряд которого О без задержки подается на элемент Й5, а остальные через элементы 12 задержки - на соответствующие входы элементов И8. Так как по первому импульсу из АЗБ2 ничего не считывается, то к приходу первого импульса по входу 16 синхронизации на все входы элементов И7 через элементы 11 задержки подаются нули. Со второй группы выходов АЗБ2. в режиме операции сложение, на входы элементов И9 через элементы 13 задержки поступают нули. Выходы элементов И5, И8-9 не влияют на формирование ассоциативного признака опроса АЗБ2, вследствие этого прохождение информации по соответствующим цепям, связанные с этой группой элементов, опускаются.

Сформированный признак с выходов элементов И4-9 10.00.00.00.00. с приходом импульса по входу 16 синхронизации поступает на признаковые входы АЗБ2. В первом такте из мЗБ2 считывается слово 00

001 первый разряд которого 1 является младшим разрядом искомой суммы. В течение второго импульса по входу 17 через элементы ИЗ на адресный вход ПЗБ1 подается

второй разрядный срез слагаемых - 1001. По указанному адресу из ПЗБ1 считывается слово 001. По приходу второго импульса на вход 16 синхронизации на признаковые входы АЗБ2 поступает слово 0001000000,

0 по которому из АЗБ2 считывается слово 00001, первый разряд 1 которого является вторым разрядом искомой суммы.

Формирование последующих разрядов искомой суммы аналогичен алгоритму фор5 мирования предыдущих разрядов искомой суммы.

В течение пятого импульса по входу 17 синхронизации устройства через элементы ИЗ на адресный вход ПЗБ1 подается нуле0 вой срез (операнды для данного примера - п 4). Из ПЗБ1 считывается слово 000 по приходу пятого импульса на вход 16 синхронизации на признаковые входы АЗБ2 поступает слово 0001010000, по которому из

5 АЗБ2 считывается слово 00100, первый разряд О которого является пятым разрядом искомой суммы.

В течение шестого импульса поданного на вход 17 синхронизации через элементы

0 ИЗ на адресный вход ПЗБ1 подается нулевой срез. Из ПЗБ1 считывается слово 000, .по приходу пятого импульса на вход 16 синхронизации на признаковые входы АЗБ2 поступает слово 0000010000, по которому из

5 АЗБ2 считывается слово 00001, первый разряд 1 которого является шестым последним разрядом искомой суммы. Код суммы при этом равен 100111,

В режиме вычитание, при условии, что

0 тракты устройства обусловлены, на вход 18 признака подан сигнал логической 1. На адресные входы ПЗБ1 в течение тактового импульса, поступающего по входу 17 синхронизации, через соответствующие элемен5 ты ИЗ по первому информационному входу 15 поступают одноименные разряды массива А -(А| , К) операндов положительного знака, разрядностью (Ц, ,l) каждая, На адресные входы ПЗБ21 в течение этого же

0 такта, поступающего по входу 17 синхронизации, через соответствующие элементы И20 по второму информационному входу 19 поступают одноименные разряды массива Вр (BjR-, j 1q) операндов отрицательного

5 знака разрядностью P(Ps. ,P) каждая. Знаковые разряды массивов AL(Ail; ,К) и Bp(Bj , ,q)операндов не обрабатываются. В такте работы устройства: считанное из ПЗБ1 слово является второй и третьей группами ассоциативного признака опроса, при

этом младший разряд поступает на первый вход первого элемента И4, выход которого подключен к второй группе опроса, остальные разрядные выходы ПЗБ1, через соответствующие элементы 10 задержки соединены с первыми входами элементов И6, выходы которых подключены к третьей группе опроса: считанное из ПЗБ21 слово является четвертой и шестой группами ассоциативного признаками опроса, при этом младший разряд поступает на первый вход второго элемента И5, выход которого подключен к четвертой группе опроса, остальные разрядные выходы ПЗБ21 через соответствующие элементы 12 задержки соединены с первыми входами элементов И8, выходы которых подключены к шестой группе АЗБ2. Считанное из АЗБ2 слово, кроме первого разряда, по первой группе выходов через соответствующие элементы 11 задержки поступают на первые входы И7. выходы которых подключены к первой группе опроса АЗБ2. По второй группе выходов АЗБ2 через соответствующие элементы 13 задержки поступают на первые входы элементов И9, выходы которых подключены к пятой группе опроса ассоциативного признака АЗБ2. Сформированный признак дополнительно синхронизируется на элементах И4- 9, путем подачи на вторые входы этих элементов импульса по входу 16 устройства и подается на АЗБ2, по которому считывается слово, первый разряд которого является разрядом результата операции вычитание над массивами {Ак } и {Вч } операндов. На входы 16 и 17 синхронизации поступают импульсы,синхронизированные единой тактовой частотой.

Общее число тактов операции вычитание равно:

+ log N A/sh 1, где Гпд L, при L Р

п А/В

пв Р, при L Р;

NA/B

NA -AKL. при AKL Bqp

NB Bq P. ПРИ Ак L Bq P

ЛА/В - разрядность операндов в массивах А/В;

NA/B количество операндов в массивах А/В.

За Tz - тактов устройство формирует результат при |АкЧ IBqpl в правильном прямом коде, при 1АкЧ lBqpl в дополнительном коде. Последний формируемый разряд в такте работы устройства является знаковым, при этом логический О отождествляет положительным результатом операции (знаком) вычитание, логическая

единица 1 - отрицательным результатом (знаком) операции.

Перед вводом следующих пар массивов на вход 18 признака входы 15 ПЗБ1 и -19 ПЗБ21 подаются сигналы логического О. В течение однбго такта тракты устройства обнуляются.

Рассмотрим два случая работы устройства в режиме операции вычитание. Пусть необходимо вычислить разность двух массивов операндов при случае, когда выполняются условия |Ак I lBq I ; и

имеют следующий вид:

1011 0101 1101 1010

EV

1001 0101 0110 1000

В течение первого импульса, поданного

на вход 17 синхронизации на адресные входы блоков ПЗБ1 и ПЗБ21 подаются одноименные младшие разряды операндов в прямом коде из массивов {А44} и {В/} в

соответствии их физических связей; через элементы ИЗ-адрес 1110, через элементы И20 - адрес 1100. По указанным адресам из ПЗБ1 и ПЗБ21 считываются по тому же импульсу, слова соответственно 101 и

001, младшие разряды которых 1 и О соответственно без задержки, подаются на соответствующие входы элементов И4 и И5, а остальные разряды слов 01 и 01 на элементы 10 и 12 задержки. Первая и вторая

группы выходов АЗБ2, в течение первого импульса по входу 17, воспринимаются в соответствующих группах опроса АЗБ2 нулями.

Сформированный признак 1000000000

с приходом импульса по входу 16 синхронизации поступает на признаковые входы АЗБ2. В первом такте из АЗБ2 считывается слово 00001, первый разряд 1 которого является младшим разрядом операции вычитание, остальные 0000 разряды поступают на соответствующие входы элементов задержки.

В течение второго импульса по входу 17 через элементы ИЗ и И20 на адресные входы

ПЗБ1 и ПЗБ21 подаются вторые одноименные разрядные срезы операндов и {В/} - то есть адреса 1001 и 0010 соответственно.

По указанным адресам из ПЗБ1 и

ПЗБ21 считываются слова 001 и 100 соответственно. По приходу второго импульса на вход 16 синхронизации на признаковые входы опроса АЗБ2 поступает слово 0101000100 по которому из АЗБ2считывается слово 10001. первый разряд 1 которого является вторым разрядом операции.

Формирование последующих разрядов результата операций вычитание аналогичен алгоритму формирования предыдущих результатов. Начиная с пятого синхроимпульса по входу 17 через элементы ИЗ и И20 на адресные входы ПЗБ1 иПЗБ21 подаются нулевые срезы, т.к. пА/В 4.

В течение седьмого импульса по входу 17 через элементы ИЗ и И20 на адресные входы ПЗБ1 и ПЗБ21 подаются нулевыесре- зы. Из ПЗБ1 и ПЗБ21 считываются слова 000 и 000 соответственно. По приходу седьмого импульса на вход 16 на признаковые входы опроса АЗБ2 поступает слово 0000000000, по которому из АЗБ2 считывается слово 0000, первый разряд О которого является знаковым, который отождествляется с положительным результатом (знаком) операции вычитание.

Код операции с седьмым знаковым разрядом равен 0.001011. Нулевой знаковый разряд идентифицирует, что результат получен в прямом коде и имеет положительный знак, то есть |Ак | IBq I. Перед вводом следующих пар массивов на вход 18, входы ПЗБ1 и 19 ПЗБ21 подаются сигналы логического О. В течение рдного такта тракты устройства обнуляются, эта мера вызвана тем, что при формировании знакового разряда для случая, когда |АкЧ Bqp| на элементах 13 задержки заносится сигнал логической 1, которая может влиять на результат в следующих циклах, работы устройства.

Рассмотрим второй случай работы устройства в режиме операции вычитание, когда |АкЧ I Bqp|; L q, а массивы операндов имеют следующий вид:

4

1001 0101 0110 1000

А

B,q

1011 0101 1101 1011

В течение первого импульса, поданного на вход 17 синхронизации,на адресные входы блоков ПЗБ1 и ПЗБ21 подаются одноименные младшие разряды операндов в прямом коде из массивов {А4 } и (84 } через элементы И20 - адрес 1110, а через элементы ИЗ - адрес 1100. По указанным адресам из ПЗБ1 и ПЗБ21 считываются слова соответственно 001 и 101, младшие разряды которых О и 1 соответственно без задержки, подаются на входы элементов И4 и И5, а остальные разряды слова 01 и 01 - на элементы 10 и 12 задержки. Первая и вторая группы выходов АЗБ2 в течение первого импульса поданного по входу 17, воспринимаются в соответствующих группах опроса нулями.

Сформированный признак 0100000000

с приходом импульса по входу 16 синхронизации поступает на признаковые входы АЗБ2. В первом такте из АЗБ2 считывается слово 10001, первый разряд 1, которого является младшим разрядом операции вы0 читание, остальные разряды слова по первой группе выходов часть слова 00 поступает на элементы 11 задержки; по второй группе выходов часть слова 10 - на элементы 13 задержки.

5 В течение второго импульса по входу 17 через элементы ИЗ и И20 на адресные входы ПЗБ1 и ПЗБ21 подаются вторые одноименные разрядные срезы операндов {А/ } и {В44} - то есть адреса 0010 и 1001 соот0 ветственно. По указанным адресам из ПЗБ1 и ПЗБ21 считываются слова соответственно 100 и 001. По приходу импульса на вход

16на признаковые входы опроса АЗБ2 поступает слово 1001000101, по которому из

5 АЗБ2 считывается слово 00000, первый разряд О которого является вторым разрядом операции.

Формирование последующих разрядов результата операции вычитание анаглоги0 чен алгоритму формирования предыдущих результатов. Начиная с пятого синхроимпульса по входу 17 через элементы ИЗ и И20 на адресные входы ПЗБ1 иПЗБ21 подаются нулевые срезы, т.к. .

5 В течение седьмого импульса пс входу

17через элементы ИЗ и И20 на адресные входы ПЗБ1 и ПЗБ21 подаются нулевые срезы. Из ПЗБ1 и ПЗБ21 считываются слова 000 и 000 соответственно. По приходу

0 седьмого импульса на вход 16 на признаковые входы опроса АЗБ2 поступает слово 0000000000, по которому из АЗБ2 считывается слово 10001, первый разряд Г которого является знаковым, который

5 отождествляется с отрицательным результатом (знаком) операции вычитание, остальная часть слова 1000 поступает: по первой группе выходов код 00 на элементы 11 задержки, по второй группе выходов код

0 10 поступает на элементы 13 задержки.

Код результата операции с седьмым знаковым разрядом равен 1.110101. Единичный знаковый разряд идентифицирует, что результат получен в дополнительном ко5 де и имеет отрицательный знак.

Перед вводом следующих пар массивов на вход 18, на входы 15 ПЗБ1 и 19 ПЗБ21 подаются сигналы логического нуля, В течение одного такта тракты устройства обнуляются, то есть код 10, поступивший в

предыдущем последнем такте, в результате операции маскирования логическим О - по входу 18, на признаковые входы опроса АЗБ2 поступает слово 0000000000, по которому из АЗБ2 считывается слово 00000. Таким образом тракты устройства обнуляются и подготавливаются к следующему циклу работы устройства.

Техническое преимущество изобретения, по сравнению с известным состоит в расширении функциональных возможностей за счет дополнительного выполнения операции вычитание. Положительный эффект заключается в совмещении в одном устройстве выполнения операций суммиро- вания и операции вычитания над массивами операндов, кроме того возможность выполнения операции вычитания над массивами операндов, представленных в прямом коде, приводит к уменьшению стоимости машин- ной операции по преобразованию отрицательных операндов.

Формула изобретения Суммирующее устройство по авт.св. СССР № 1062689, отличающееся тем, что, с целью расширения функциональных возможностей за счет выполнения операции вычитания над операндами массивов данных, в устройство введены второй элемент И, четвертая, пятая и шестая группы элементов И, третья и четвертая группа элементов задержки и второй постоянный запоминающий блок, выход младшего разряда которого соединен с первым входом второго элемента И, выход которого соединен с входами опроса четвертой группы ассоциативного запоминающего блока, входы опроса пятой и шестой групп которого соединены с выходами элементов И четвертой и пятой групп соответственно, первые входы которых соединены с выходами элементов задержки третьей и четвертой групп соответственно, вход второго массива данных устройства соединен с первыми входами элементов И шестой группы, выходы которых соединены с адресными входами второго постоянного запоминающего блока, выходы старших разрядов которого соединены с входами элементов задержки четвертой группы, выходы второй группы ассоциативного запоминающего блока соединены с входами элементов задержки третьей группы, вторая шина синхронизации устройства соединена с вторыми входами элементов И шестой группы, первая шина синхронизации устройства соединена с вторыми входами второго элемента И и элементов И четвертой и пятой групп, третьи входы которых соединены с третьими входами элементов И первой и третьей групп, первого и второго элементов И и входом признака операции устройства.

Фаг. 1

Изобретение может быть использовано в операционных схемах цифровых процессоров для блочной обработки массивов данных. Цель изобретения состоит в расширении функциональных возможностей устройства за счет обеспечения возможности выполнения операции вычитания над операндами массивов данных. Устройство содержит первый и второй постоянные запоминающие блоки, ассоциативный запоминающий блок, первый и второй элементы И, группы элементов И, группы элемантов задержки. Введение технических средств и обусловленных ими связей позволяет организовать в устройстве режим алгебраического сложения. 3 ил

9W.3