Ассоциативное арифметическое устройство Советский патент 1987 года по МПК G06F7/38 

Изобретение относится к вычислительной технике и может быть использовано в быстродействующих устройствах обработки цифровой информации

Цель изобретения - расширение области применения устройства за счет осуществления операции умноже ния двух операндов.

На чертеже приведена структурная схема ассоциативного арифметического устройства.

Ассоциативное арифметическое устройство содержит ассоциативный запоминающий блок (АЗБ) 1, постоянный запоминающий блок (ПЗБ) 2, первую, вторую и третью группы элементов И 3 4, 5, первуго и вторую группы элементов б и 7 задержки, первый и второй преобразователи 8 и 9 двоичного кода в уплотненный код (ПДУ), регистр 10 сдвига и регистр 1I, элемент И 12, элемент 13 задержки. Устройство содержит также вход-14 синхронизации, вход 15 задания режима, выход 16 результата и дополнительный вхо д 17 синхронизации.

Принцип действия устройства заключается в следующем.

Устройство функционирует в двух режимах: Сложение, при этом на вход 15 подан сигнал лог. О и Умножение - на входе 15 - лог. 1.

I

В режиме Сложение одноименные разряды слагаемых записываютуал в разряды с п-го по (2п-1 )-й регистра сдвига 10, Во все разряды регистра 11 записываются лог. 1, что раз- рещает прохождение разрядных срезов слагаемых на вход первого ПДУ 8, ПДУ 8 преобразует ттоступающий на его входы двоичный код в уплотненный код, который через элементы И 3 поступает на адресные входы ПЗБ 2 в течение тактового импульса, посту- пающего с элемента 13 задержки. Элемент 13 задержки предназначен для формирования задержанного тактового импульса с учетом задержки распространения информации через входные регистры, третью группу элементов И 5 и ПДУ 8, Считанное из блока 2 слово является частью ассоциативного признака для АЗБ I. Второй частью признака являются все, кроме первого разряды кода, считанные из блока I. Обе части признака поступают на ПДУ 9 через элементы 6 и 7 задержки, причем младший разряд слова, считанного из ПЗБ 2, поступает на ПДУ 9 без задержки. Сформированный на выходе ПДУ 9 признак дополнительно синхронизируется импульсом по входу 17 с помощью элементов И 4. Такая синхронизация исключает влияние неидеальности элементов 6 и 7 задержки. На выходе 16 формируется очередной разряд суммы. Общее число тактов вычисления суммы равно

m

п + ,

где п - разрядность слагаемых; N - количество слагаемых.

Пусть необходимо просуммировать следующие семь слагаемых: ОНО, 1011 1111, 1110, ООП, 1011, 1000. Обрабатываемые срезы на входе ПДУ 8 имеют вид: 0110110, П11110, 1011000, 0111011. На выходе ПДУ 8 обрабатываемые срезы имеют вид: 0001111, 0111 111 , 000011 1, ООП 111.

В течение первого тактового импульса, поданного на вход 14 синхронизации, на адресный вход ПЗБ 2 подаются с выхода ПДУ 8 преобразованные младшие разряды слагаемых,, т ,е, .адрес 0001 111.

По указанному адресу из ПЗБ 2 счи тывается в том же такте слово 001 1 , первый разряд которого О без задержки подается на первый вход ПДУ 9 а .остальные через элементы 7 задержки на соответствующие входы того же преобразователя. Так как в первом такте из АЗБ 1 ничего не считывается, то к приходу первого импульса по входу 17 синхронизации на все входы ПДУ 9 подаются нули.

Сформированный признак с выхода ПДУ 9 0000000 b приходом тактового импульса по входу 17 поступает на признаковые входы АЗБ 1, Следовательно, в первом такте из АЗБ 1 считывается слово 0000, первый разряд которого О является младшим разрядом искомой суммы,

В течении второго импульса, поданного на вход 14 синхронизации, на вход адреса ПЗБ 2 с выхода ПДУ 8 подается второй разрядный срез слагаемых, т.е. адрес 0111111,

По указанному адресу из ПЗБ 2 считывается слово 0111, На входе ДЦУ 9 формируется слово 0011000, а на его выходе - 0000011, которое по приходу импульса по входу. I7 синхронизации поступает на признаковые

входы АЗБ 1, На выходе АЗБ 1 формируется слово 0010, правый разряд которого 1 является вторым разрядом искомой суммы.

В течении третьего импульса, поданного на вход 14 синхронизации, на вход адреса ПЗБ 2 с выхода ПДУ 8 подается третий обрабатываемый срез 0000111.

По указанному адресу из ПЗБ 2 считывается слово 1001. На входе ПДУ 9 формируется слово 1111001, соответственно на его выходе 0011111, которое по приходу тактового импульса по входу 17 поступает на признаковый вход АЗБ 1, из которого считывается слово 0010, правый разряд которого 1 является вторым разрядом искомой суммы,

В течении третьего импульса, поданного на вход 14 синхронизации, на вход адреса ПЗБ 2 с выхода ПДУ 8 подается третий обрабатываемый срез 0000111.

По указанному адресу из ПЗБ 2 считывается слово 1001. На входе ПДУ

9формируется слово 1111001, соответственно на его выходе - 0011111 , которое по приходу тактового импульса по входу 17 поступает на признаковый вход АЗБ 1, из которого считывается слово 01111, правый разряд которого 1 является третьим разрядом искомой суммы.

Аналогичным образом предлагаемое устройство продолжает работу до получения седьмого разряда суммы. Код суммы при этом 1000100.

В режиме Умножение первый операнд записывается в регистр сдвига

10с 0-го по (п-1)-й разряд, причем младший разряд располагается в (n-l)-OM разряде регистра. Второй операнд записывается в регистр 11, младший разряд располагается в О разряде регистра. Логическая 1, поступающая с входа 15 задания режима на элемент И 12, разрешает прохождение тактовых импульсов с первого входа синхронизации 14 на вход сдвига регистра 10.

После поступления каждого тактового импульса с входа 14 синхронизации соответствующие значения операндов будут поступать на входы элементов И 5, на которых будут сформированы разрядные срезы, состояние

иа одноименных разрядов частичных произведений.

Общее число тактов вычисления произведения двух п-разрядных операндов равно

m 2п.

Пусть необходимо перемножить два

операнда 0000111 и 0000101.

На выходе элементов И 5 получаем следующие разрядные срезы: 1000000, 1000000, 1010000, 0010000, 0010000, остальные девять разрядных срезов будут содержать только нули. Полученные разрядные среды в течении 14 тактов поступают на вход ПДУ 8 и производится их суммирование аналогично тому, как это выполнялось в

режиме Сложение.

На выходе 16 результата за 14 тактов будет сформи1)ован 14-р азряд- ный последовательный код произведения, начиная с младшего разряда, для

данного случая 100011.

Формула изобретения

Ассоциативное арифметическое устройство, содержащее ассоциативный запоминающий блок, постоянный запоминающий блок, первую и вторую группы элементов задержки, первый и второй преобразователи двоичного кода в уплотненный код, причем адресные входы постоянного запоминающего блока соединены с выходами соответствующих элементов И первой группы, младший разряд ассоциативного запо минающего блока соединен с. выходом результата устройства, остальные разряды выхода ассоциативного запоминающего блока подключены к входам соответстующих элементов задержки

первой группы, выходы элементов И второй группы подключены к соответствующим входам опроса ассоциативного запоминающего блока, первые входы элементов И второй группы соединены с первым входом синхронизации устройства, выходы разрядов постоянного запоминающего блока, кроме младшего разряда, соединены с входами соответ- ствуюш 1Х элементов задержки второй

группы, выходы первого преобразова- теля двоичного кода в уплотненный Код подключены к первым входам соответствующих элементов И первой группы, входы второго преобразователя

двоичного кода в уплотненный код соединены соответственно с выходом младшего разряда постоянного запомц нающего блока, с выходами элементов задержки первой и второй групп, выход второго преобразователя двоичного кода в уплотненный код соединен с вторыми входами соответствующих элементов И второй группы, о т л и ч а ю щ е е с я тем что, с Целью расширения области применения за счет осуществления операции умножения двух операндов, устройство содержит дополнительно регистр сдвига, ре- гистр, третью группу элементов И, элемент И и элемент задержки, причем выходы разрядов с п-го по

Редактор А, Долинич

Составитель А Степанов

Техред Л.Олийнык Корректор В, Бутяга

Заказ 6362/39 Тираж 671Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

(2п-1)-й регистра сдвига соединены с первыми входами соответствующих элементов И третьей группы, вторые .входы которых соединены с выходами соответствуюпщх разрядов регистра, а выходы элементов И третьей группы соединены с соответствующими входами первого преобразователя двоичного кода в уплотненный код, первый вход элемента И соединен с вторым входом синхронизации устройства и с входом элемента задержки, выход которого соединен с вторыми входами элементов И первой группы, второй вход элемента И соединен с входом задания режим устройства, а выход подключен к входу сдвига регистра сдвига,

Изобретение относится к вычислительной технике и может быть использовано в быстродействующих устройствах обработки цифровой информации. Целью изобретения является расширение области применения устройства за счет осуществления операций умножения двух операндов. Устройство содержит ассоциативный запоминающий блок 1, постоянный запоминающий блок 2, группы элементов И 3,4, группы элементов задержки 6,7, преобразователи 8,9 двоичного .кода в уплотненный код. Цель достигается введением в состав устройства регистра 10 сдвига, регистра 11 и дополнительной группы элементов И 5, а также элемента И 12 и элемента 13 задержки и связей между ними. Это позволяет формировать частичные произведения, которые затем суммируются на многовходовом сумматоре. Данное устройство может работать в двух режимах: последовательного по разрядам и параллельного по числам сложения п чисел и умножения двух п-раз- рядных чисел. 1 ил, о iS (Л ff 00 : 00