Суммирующее устройство Советский патент 1993 года по МПК G06F7/50 

Изобретение относится к вычислительной технике и может быть использовано в устройствах цифровой обработки массивов данных,

Цель изобретения - расширение функциональных возможностей суммирующего устройства за счет обеспечения возможности алгебраического сложения массива чисел с плавающей запятой.

На фиг.1 представлена функциональная схема заявляемого устройства; на фиг.2 - прошивка постоянного запоминающего блока и ассоциативного запоминающего блока для случая пяти слагаемых.

Устройство алгебраического сложения чисел с плавающей и фиксированной запятой (фиг. 1) содержит постоянный запоминающий блок 1 (ПЗБ 1). ассоциативный запоминающий блок 2 (АЗБ 2), регистры 9 мантисс слагаемых, счетчики 10 порядков

слагаемых, коммутатор 11 одноименных разрядов порядков, распределитель 12 импульсов, реверсивный счетчик 13 порядка результата, регистр 14 мантиссы результата, группы элементов 7 и 8 задержки, группу элементов ИЛИ-НЕ 15, элементы ИЛИ-НЕ 16,17,18 и 26 группы элементов И 3,5 и 6, элементы И 4,19-23, элементы ИЛИ 24 25, элемент РАВНОЗНАЧНОСТЬ 27.

Выходы АЗБ 2, кроме первого, через соответствующие элементы 8 задержки соединены с первыми входами соответствующих элементов И 6, выходы которых подсоединены к соответствующим входам опроса первой группы АЗБ 2. Адресные входы ПЗБ 1 соединены с выходами соответствующих элементов И 3. первый разрядный выход ПЗБ 1 соединен с первым входом элемента И 4, остальные разрядные выходы ПЗБ 1 через соответствующие элементы 7

00

о VI

Јw 00

о

задержки соединены с первыми входами элементов И 5. выходы которых подключены к соответствующим входам опроса третьей группы АЗБ 2.

Выходы счетчиков 10 подключены к входам коммутатора 11, управляемого распределителем 12, все выходы которого, кроме последнего, соединены с управляющими входами коммутатора 11, а последний выход распределителя 12 соединен с первым входом элемента И 20, первым входом элемента ИЛИ-НЕ 17 и первым входом много- входового элемента ИЛИ-НЕ 16, остальные входы которого, соединенные с первыми входами соответствующих элементов ИЛИ- НЕ 15 и с входами многовходового элемента И 19, соответственно, подключены также к выходам коммутатора 11. Выход многовходового элемента ИЛИ-НЕ 16 соединен со вторыми входами элементов ИЛИ-НЕ 15 и первым входом элемента ИЛИ-НЕ 18, второй вход которого подключен к выходу многовходового элемента И 19, а выход - к второму входу элемента ИЛИ-НЕ 17, выход которого соединен с тактовым входом распределителя 12 и первым входом элемента И 21, второй вход которого подключен к предпоследнему выходу распределителя 12, а выход соединен с входом разрешения параллельной загрузки реверсивнрго счетчика 13, информационные входы параллельной загрузки которого подключены к выходам одного из счетчиков 10. Тактовые входы счетчиков Ю.объединенные с тактовыми входами соответствующих регистров 9, подключены к выходам элементов ИЛИ- НЕ 15, третьи входы которых соединены с шиной 30 синхронизации устройства, с третьим входом элемента ИЛИ-НЕ 17 и вторым входом элемента И 20, выход которого соединен с первыми входами элементов И 3, вторые входы которых подключены гк сдвиговым выходам регистров 9. Сдвиговый вход каждого регистра соединен с выходом первого (знакового) разряда того же регистра. Первый разрядный выход АЗБ 2 подключен к сдвиговому входу регистра 14, выходы которого являются выходными шинами 28 мантиссы результата, два старших разряда регистра 14 (знаковый и старший разряд модуля мантиссы) соединены также с входами элемента РАВНОЗНАЧНОСТЬ 27, выход которого соединен с первым входом элемента ИЛИ-НЕ 26, второй вход которого, объединенный с первым входом элемента ИЛИ 24 и входом направления сдвига регистра 14, соединен с шиной 33 управления устройства, а выход соединен с первым входом элемента ИЛИ 25 и первым входом эле- мента И 23 и является выходом 34

окончания нормализации результата устройства, тактовый вход регистра 14 соединен с вторыми входами элементов И 5 и 6, вторым входом элемента И 4, вторым входом элемента ИЛИ 24 и выходом элемента ИЛИ 25, второй вход которого подключен к шине 31 синхронизации устройства. Выход элемента ИЛИ 24 соединен с тактовым входом для счета на уменьшение реверсивного

счетчика 13, тактовый вход для счета на увеличение которого подключен к шине 32 управления устройства. Выходы счетчика 13, кроме дополнительного старшего, являются выходными шинами 29 порядка устройства.

5 Два старших разряда счетчика 13 подсоединены к входам элемента И 22, выход которого является выходом 35 устройства, информирующе 1 об отрицательном переполнении разрядной сетки порядка, допол0 нительный старший разряд счетчика 13 соединен также с вторым входом элемента И 23, выход которого является выходом 36 устройства, информирующем о положительном переполнении разрядной сетки по5 рядка.

Устройство имеет два режима работы:

сложение чисел с плавающей запятой и сум, мирование чисел с фиксированной запятой.

В режиме алгебраического сложения

0 чисел с плавающей запятой устройство работает следующим образом. В исходном состоянии мантиссы чисел, представленные в дополнительном коде, находятся в регистрах 9, причем в старшем разряде каждого

5 регистра находится знак мантиссы: 0 (для положительных чисел) или 1 (для отрицательных чисел).

Порядки чисел, представленные в дополнительном коде находятся в счетчиках

0 10, причем для облегчения вычислений знаковый разряд рассматривается как старший разряд порядка и содержит 1 (для положительных разрядов) или 0 (для отрицательных порядков). Остальные тракты устройства об5 нулены.

На первом этапе работы устройства производится выравнивание порядков чисел, состоящее в следующем.

Первый тактовый импульс, подаваемый

0 по шине 30, через элемент ИЛИ-НЕ 17 поступает на тактовый вход работающий по срезу распределителя 12 и переводит его в первое состояние (при поступлении на вход распределителя 12 тактовых импульсов на

5 его выходах поочередно появляется сигнал логической единицы). При этом коммутатор 11 подает на свой выходы старшие разряды счетчиков 10. Если все эти разряды нулевые (единичные), то элемент ИЛИ-НЕ 16 (элемент И 19) через элементы ИЛИ-НЕ 18 и 17

разрешает прохождение импульса на тактовый вход распределителя 12 для переключения в следующее состояние, при котором на выходах коммутатора 11 появятся следующие разряды счетчиков 10. Если же на выходах коммутатора 11 имеются нулевые и единичные сигналы одновременно, то элемент ИЛИ-НЕ 16 и элементы ИЛИ-НЕ 15 разрешают прохождение импульсов на тактовые входы тех регистров 9 и соответствующих им счетчиков 10 в коммутированных разрядах которых имеется уровень нуля.Счетчики 10 переключаются по срезу, а регистры 9 по фронту импульса на тактовом входе.

При выравнивании (досчете до 1) одноименных разрядов счетчиков 10 происходит переключение распределителя 12 и коммутация следующих (младших) разрядов счетчиков 10. Далее процесс повторяется.

После выравнивания самого младшего разряда порядков сигнал на предпоследнем выходе распределителя 12 и сигнал на выходе элемента ИЛИ-НЕ 17 через элемент И 21 разрешает реверсивному счетчику 13 параллельную загрузку старшего порядка от одного из счетчиков 10. Сигнал на последнем выходе распределителя 12 останавливает его работу и разрешает прохождение тактовых импульсов шины 30 синхронизации на элементы ИЗ.

На втором этапе работы устройства производится сложение мантисс, подаваемых из регистров 9, причем при сдвиге старшие разряды заполняются нулями, если число положительное, и единицами, если число отрицательное, что определяется связью выхода старшего разряда с последовательным входом.

В течение тактового импульса, подаваемого по шине 30, информация на сдвиговых выходах регистров 9 определяет адрес слова, считываемого из ПЗБ 1, Считанное из ПЗБ 1 слово само является частью признака, подаваемого на признаковые входы A3 Б 2, причем все разряды, кроме младшего задерживаются на один такт элементами 7 задержки. Остальной частью признака являются все, кроме первого, разряды считываемые из A3 Б 2 и задержанные на один такт элементами 8 задержки.

Сформированный признак дополнительно синхронизируется на элементах И 4-6 путем подачи сигнала по шине 31, передний фронт которого начинается позже, а задний раньше тактового импульса, подаваемого по шине 30.

В том же такте, в котором был подан разрядный срез слагаемых, на первом выходе A3 Б 2 появляется одноименный выходной разряд и записывается по входу одпмьч в регистр 14, режим сдвига вправо которою определен высоким логическим уропнем н, шине 33 управления.

5Одновременно с суммированием мантисс по шине 32 подается тактов Qlog2k - ближайшее целое число не меньшее Iog2k) поступающих на вход счета реверсивного счетчика 13 на увеличение.

0 после чего в нем будет максимально воз можный порядок результата.

После т п + 1од2к тактов, где п - раз рядность мантисс со знаком; k - количество слагаемых; ближайшее целое чмсло, не

5 меньшее числа X, в регистре 14 получится ненормализованная мантисса результата.

На третьем этапе работы устройства производится нормализация результата, для чего на шину 33 управления подается

0 нулевой сигнал, который определяет режим сдвига влево для регистра 14 и разрешает прохождение тактовых импульсов шины 31 синхронизации к входу реверсивного счетчика 13 счета на уменьшение. Одновре5 менно с уменьшением содержимого реверсивного счетчика 13 на единицу происходит сдвиг содержимого регистра 14 на один разряд влево. Эта процедура повторяется пока элемент РАВНОЗНАЧНОСТЬ 27

0 не обнаружит кодовые комбинации 01 или 10, после чего на шине 34 появляется единичный сигнал окончания нормализации. При этом на (п+1) старших разрядах шины 28 имеется мантисса результата со знаком,

5 представленная в дополнительном коде, а на шине 29 порядок результата со знаком в дополнительном коде. Если после нормализации порядок результата больше максимально возможного для используемой

0 разрядной сетки (единица в дополнительном старшем разряде реверсивного счетчика 13), элементом И 23 на шине 36 формируется единичный сигнал положительного переполнения.

5 Если же при нормализации порядок становится меньше допустимого для используемой разрядной сетки, то элементом И 22 на шине 35 формируется единичный сигнал отрицательного переполнения разрядной сет0 ки порядка (нулевой результат сложения).

В режиме сложения чисел с фиксиро- - ванной запятой устанавливается логическая единица на последнем выходе распределителя и на шине 33 управления.

5 В исходном состоянии слагаемые в дополнительном коде находятся в регистрах 9. Процесс суммирования не отличается от сложения мантисс чисел с плавающей запятой, за исключением того, что результат счи ывается по всем разрядам регистр 14 на

шине 28, причем в старшем разряде находится знак результата. Общее количество затрачиваемых тактов равно г n + log2k,

где п - разрядность чисел со знаком;

k - количество слагаемых.

Таким образом, предлагаемое устройст- -во позволяет выполнять над массивами данных операции алгебраического сложения чисел с плавающей и фиксированной запятой, что значительно расширяет область применения устройства.

Положительный эффект изобретения заключается в совмещении в одном устройстве операций алгебраического сложения массива чисел с плавающей и фиксированной запятой, что значительно расширяет область применения устройства.

Формулаиэобретения Суммирующее устройство, содержащее постоянный запоминающий блок, ассоциативный запоминающий блок, первый элемент И, первую, вторую и третью группы элементов И, первую и вторую группы элементов задержки, причем выходы ассоциативного запоминающего блока, кроме первого, через соответствующие элементы задержки первой группы соединены с первыми входами элементов Л первой группы, выходы которых соединены с соответствующими входами опроса первой группы ассоциативного запоминающего блока, адресные входы постоянного запоминающего блока соединены с выходами элементов И второй группы, первый разрядный выход постоянного запоминающего блока соединен первым входом элемента И, выход которого соединен с входом опроса второй группы ассоциативного запоминающего блока, остальные разрядные выходы постоянного запоминающего блока через элементы задержки второй группы соединены с первыми входами элементов И третьей группы, выходы которых подключены к входам опроса третьей группы ассоциативного запоминающего блока, второй вход первого элемента И соединен с вторыми входами элементов И первой и третьей групп, отличающееся тем, что, с целью расширения функциональных возможностей путем выполнения операции алгебраического сложе- ния чисел с плавающей запятой, в устройство введены группа регистров мантисс, группа счетчиков порядков, коммутатор, распределитель импульсов, регистр мантиссы результата, реверсивный счетчик порядка результата, группа элементов ИЛИ-НЕ, три элемента ИЛИ-НЕ. два элемента ИЛИ, многовходовые элементы И и ИЛИ-НЕ, элемент РАВНОЗНАЧНОСТЬ, второй, третий, четвертый и пятый элементы И, причем выходы счетчиков подключены к информационным входам коммутатора, упрэв- ляющие входы которого соединены с выходами разрядов, кроме последнего, распределителя импульсов, последний выход распределителя импульсов соединен с пер0 вым входом второго элемента И, первым входом первого элемента ИЛИ-НЕ и первым входом многовходового элемента ИЛИ-НЕ, остальные входы Kojoporo соединены с первыми входами элементов ИЛИ-НЕ группы, с

5 входами многовходового элемента И соответственно и с выходами коммутатора, выход многовходового элемента ИЛИ-НЕ соединен с вторыми входами элементов ИЛИ-НЕ группы и первым входом второго

0 элемента ИЛИ-НЕ, второй вход которого подключен к выходу многовходового элемента И, а выход второго элемента ИЛИ-НЕ подключен к второму входу первого элемента ИЛИ-НЕ, выход которого соединен с так5 товым входом распределителя импульсов и первым входом третьего элемента И, второй вход которого подключен к предпоследнему выходу распределителя импульсов, а выход третьего элемента И соединен с входом раз0 решения параллельной загрузки которого подключены к выходам одного из счетчиков порядков группы, тактовые входы счетчиков порядков группы, объединенные с тактовыми входами соответствующих регистров

5 мантисс группы, подключены к выходам элементов ИЛИ-НЕ группы, третьи входы которых соединены с первой шиной синхронизации устройства, с третьим входом первого элемента ИЛИ-НЕ и вторым входом

0 второго элемента И, выход которого соединен с первыми входами элементов И второй группы, вторые входы которых подключены к сдвиговым выходам регистров мантисс группы, сдвиговый вход каждого регистра

5 мантисс группы соединен с выходом знакового разряда того же регистра мантисс группы, первый разрядный выход ассоциативного запоминающего блока подключен к сдвиговому входу регистра результата, вы0 ходы которого являются выходными шинами мантиссы в дополнительном коде, два старших разряда регистра результата соединены с первым и вторым входами элемен- . та РАВНОЗНАЧНОСТЬ, выход которого

5 соединен с первым входом третьего элемента ИЛИ-НЕ, второй вход которого соединен с первым входом первого элемента ИЛИ и входом управления сдвигом регистра результата, с первой шиной управления устройства, выход третьего элемента ИЛИ-НЕ

соединен с первым входом второго элемента ИЛИ и первым входом четвертого элемента И и является выходом окончания нормализации результата устройства, тактовый вход регистра результата соединен с вторыми входами элементов И первой пы, вторым входом первого элемента ИЛИ и выходом второго элемента ИЛИ, второй вход которого подключен к второй шине синхронизации устройства, выход первого элемента ИЛИ соединен с вычитающим входом реверсивного счетчика, счетный вход

которого подключен к второй шине управления устройства, выходи реверсивного счетчика, кроме дополнительного .старшего, являются выходными шинами порядка устройства, выходы двух старших разрядов счетчика соединены с входами пятого элемента И. выход которого является выходом отрицательного переполнения устройства, дополнительный старший разряд счетчика соединен с вторым входом четвертого элемента И, выход которого является выходом положительного переполнения устройства,

Изобретение относится к вычислительной технике и может быть использовано в устройствах цифровой обработки массивов данных. Цель изобретения - расширение функциональных возможностей суммирующего устройства за счет обеспечения возможности алгебраического сложения массива чисел с плавающей запятой. Устройство содержит постоянный запоминающий блок, ассоциативный запоминающий блок, первый элемент И. первую, вторую и третью группы элементов И, первую и вторую группы элементов задержки, группу регистров мантисс, группу счетчиков порядков, коммутатор, распределитель импульсов, регистр мантиссы результата, реверсивный счетчик порядка результата, группу элементов ИЛИ-НЕ, многовходовые элементы И и ИЛИ-НЕ, первый, второй и третий элементы ИЛИ-НЕ, элемент РАВНОЗНАЧНОСТЬ, второй, третий, четвертый и пятый элементы И, 2 ил.

ф№. t