Устройство для обмена данными двух процессоров через общую память Советский патент 1992 года по МПК G06F13/00 

fe

Изобретение относится к области вычислительной техники. Цель изобретения увеличение быстродействия устройства и его универсальности. Устройство содержит триггер, блок оперативной памяти, блок памяти программ, мультиплексор адреса, первый и второй шинные формирователи, мультиплексор управления, элементы И, элемент задержки. Направление коммутации мультиплексоров адреса и управления регламентируется состоянием триггера и первым элементом И таким образом, что доступ второму процессору к блоку оперативной памяти предоставляется без задержек в любой требуемый момент времени. 3 ил.

Изобретение относится к вычислительной технике и может быть использовано при создании быстродействующих многопроцессорных управляющих систем.

Известно устройство, состоящее из нескольких процессоров, обмен информацией между которыми осуществляется через общую память данных, часть которой становится почтовым ящиком, в котором обменивающиеся данными процессоры располагают информацию.

Процессор, получивший информацию, затем выполняет задание, определенное сообщением в почтовом ящике. Устройство содержит первый, второй и третий процессоры, общую память данных шинные драйверы для подключения процессоров к шине общей памяти данных, котроллер памяти, содержащий логику чтения/записи, логику приоритетов и логику управления шиной общей памяти данных.

Прототипом является устройство для сопряжения двух процессоров через общую память, предназначенное для создания многопроцессорных вычислительных систем. Устройство содержит блок оперативной памяти, мультиплексор адреса, первый, шинный формирователь, триггер, второй шинный формирователь, мультиплексор управления и элемент НЕ, причем первый и второй информационные входы мультиплексора адреса соединены с адресными выходами соответственно первого и второго процессоров, информационный выход мультиплексора адреса соединен с адресным входом блоха оперативной памяти, информационный вход/выход которого соединен с первым информационным входом/выходом первого шинного формирователя, второй информационный вход/выход которого соединен с входом/выходом данных первого процессора устройства, выход

ч| vj

00

СЛ Ю

триггера соединен с управляющим входом мультиплексора адреса и с входом разрешения первого шинного формирователя, первый информационный вход/выход второго шинного формирователя соединен с информационным входом/выходом блока оперативной памяти, второй информационный вход/выход второго шинного формирователя соединен с входом/выходом данных второго процессора устройства, выход запроса которого соединен с инверсным входом сброса триггера, инверсный вход установки которого соединен с выходом запроса от первого процессора устройства, выход управления чтением/записью от первого процессора которого соединен с управляющим входом первого шинного формирователя и первым информационным входом первой группы мультиплексора управления, второй информационный вход первой группы которого соединен с выходом управления обменом от первого процессора устройства, выход управления чтением/записью от второго процессора устройства соединен с управляющим входом второго шинного формирователя и первым информационным входом второй группы мультиплексора управления, второй информационный вход второй группы которого соединен с выходом управления обменом от второго процессора устройства, первый информационный выход мультиплексора управления соединен с входом управления чтением/записью блока оперативной памяти, вход управления обменом которого соединен с вторым информационным выходом мультиплексора управления, вход управления которого соединен с выходом триггера, входом подтверждения запроса от первого процессора устройства и входом элемента НЕ, выход которого соединен с входом разрешения второго шинного формирователя и входом подтверждения запроса второму процессору устройства.

В указанном устройстве доступ к блоку оперативной памяти регламентируется асинхронным RS-триггером по мере поступления требований от того или иного процессоров на противофазные его входы. При поступлении требования на обмен данными с блоком оперативной памяти от одного из процессоров во время выполнения цикла обмена с этой же памятью другим процессором первый процессор переводится в ожидание завершения текущего цикла обмена другим процессором до тех пор, пока на его входе подтверждения запроса не появится сигнал лог. 1,

Общим недостатком указанных устройств является неизбежность некоторого

снижения быстродействия процессоров в случаях, когда запрос на обслуживание общей памяти данных от одного процессора с любым приоритетом возникает в момент выполнения процедуры обслуживания этой памяти другим процессором. Указанный недостаток особенно нежелателен, когда один из процессоров является исполнительным и управляет быстродействующими уст0 ройствами и механизмами в реальном масштабе времени, например, при управлении сервоприводом в прецизионных позиционирующих координатных системах. Основным требованием в таких системах

5 управления является строгая регламентация по времени выдачи управляющих воздействий на исполнительные устройства и механизм, вследствие чего время выполнения программного цикла для та0 кого управления также должно быть регламентировано.

Вторым недостатком, снижающим универсальность указанных устройств является то. что некоторые серийно выпускаемые

5 микропроцессоры, например однокристальные микроЭВМ семейства КР1816ВЕ51, не имеют как физического входа подтверждения запроса, так и циклов ожидания доступа к ресурсу, что делает применение микро0 процессоров такого типа в вышеописанных устройствах трудореализуемым.

Целью настоящего изобретения является увеличение быстродействия устройства при обслуживании второго процессора пу5 тем совмещения во времени цикла обслужи- вания первым процессором блока оперативной памяти с циклом выборки вторым процессором блока памяти программ и его универсальности за счет подключения к

0 второму процессору без применения входа подтверждения запроса в интерфейсе последнего.

Поставленная цель достигается тем, что в устройство для связи двух процессоров

5 через общую память, содержащее триггер, блок оперативной памяти, блок памяти программ второго процессора, адресным входом и информационным выходом соединенный соответственно с адресным выхо0 дом и информационным входом/выходом второго процессора, а входом выбора соединенный с выходом выбора памяти программ второго процессора, мультиплексор адреса, первым и вторым информационны5 ми входами соединенный с адресными выходами соответственно первого и второго процессоров, а информационным выходом соединенный с адресным входом блока оперативной памяти, первый и второй шинные формирователи, первыми информационными входами/выходами соединенные с информационным входом/выходом блока оперативной памяти, а вторыми информационными входами/выходами соединенные соответственно с информационными входами/выходами первого и второго процессоров, мультиплексор управления, первый и второй информационные входы первой группы которого соединены соответственно с выходами выбора блока оперативной памяти и управления чтением первого процессора, первый, второй и третий входы второй группы мультиплексора управления соединены соответственно с выходами выбора блока оперативной памяти, управления чтением и управления записью второго процессора, первый, второй и третий информационные выходы мультиплексора управления соединены соответственно с входами выбора, управления чтением и управления записью блока оперативной памяти, управляющие входы первого и второго шинных формирователей соединены соответственно с выходами управления чтением первого и второго процессоров, с целью увеличения быстродействия устройства при обслуживании второго процессора за счет совмещения во времени цикла обслуживания первым процессором блока оперативной памяти с циклом выборки вторым процессором блока памяти программ и его универсальности за счет подключения к второму процессору без применения входа подтверждения запроса в интерфейсе последнего, в него введены два элемента 1/1 и линия задержки, причем первый вход второго элемента И соединен с выходом управления записью первого процессора, второй вход с выходом линии задержки, а выход - с третьим входом первой группы мультиплексора управления, выход первого элемента И соединен с входом линии задержки, управляющими входами мультиплексоров адреса и управления, с входом разрешения первого шинного формирователя и с входом подтверждения выбора блока оперативной памяти первого процессора, первый вход которого соединен с выхо-. дом выбора блока оперативной памяти первого процессора, второй вход-с выходом выбора блока памяти программ второго процессора, а третий вход - с выходом триггера, в качестве которого использован D-триггер, D-входом соединенный с выходом выбора блока оперативной памяти первого процессора, а тактовым входом - с выходом выбора блока памяти программ второго процессора, причем вход разрешения второго шинного формирователя соединен с выходом выбора блока оперативной памяти второго процессора.

На фиг. 1 представлена структурная схема предлагаемого устройства; на фиг, 2з и 26- временные диаграммы циклов обслуживания блока оператибной памяти первым

процессором в режимах чтения и записи соответственно; на фиг. 3 - представлена структурная схема многопроцессорной системы, построенной на основе предлагаемого устройства.

0 Устройство содержит D-триггер 1 (фиг. 1), блок оперативной памяти 2, блок памяти программ второго процессора 3, мультиплексор адреса 4, первый 5 и второй 6 шин- ные формирователи, мультиплексор

5 управления 7, первый элемент И 8, линию задержки 9 и второй элемент 1/1 10, причем первый и второй информационные входы мультиплексора адреса 4 соединены с адресными выходами первого 11 и второго 12

0 процессоров соответственно, а информационный выход его соединен с адресным входом блока оперативной памяти 2, адресный вход, информационный выход и вход выбора блока 3 памяти программ второго про5 цессора соединены соответственно с адресным выходом, информационным входом/выходом и выходом выбора памяти программ второго процессора 12, первые информационные входы/выходы шинных

0 формирователей 5 и 6 соединены с информационным входом/выходом блока оперативной памяти 2, а вторые информационные входы/выходы их соединены соответственно с информационными входами/выходами

5 первого 11 и второго 12 процессоров, первые и второй информационные входы первой группы мультиплексора управления 7 соединены соответственно с выходами выбора блока оперативной памяти и управле0 ния чтением первого процессора 11, первый, второй и третий информационные входы второй группы мультиплексора управления 7 соединены соответственно с выходами выбора блока оперативной памяти

5 2, управления чтением и управления записью второго процессора 12, а первый, второй и третий информационные выходы мультиплексора управления 7 соединены соответственно с входами выбора, управле0 ния чтением и управления записью блока оперативной памяти 2, управляющие входы первого 5 и второго 6 шинных формирователей соединены соответственно с выходами управления чтением первого 11 и второго 12

5 процессоров, выход первого элемента И 8 соединен с входом линии задержки 9, с управляющим входом мультиплексора управления 7, управляющим входом мультиплексора адреса 4, с входом разрешения первого шинного формирователя 5 и с входом подтверждения выбора блока оперативной памяти первого процессора 11, вход разрешения второго шинного формирователя 6 соединен с выходом выбора блока оперативной памяти второго процессора 12, первый вход первого элемента И 8 соединен с выходом выбора блока оперативной памяти первого процессора 11, второй вход первого элемента И 8 соединен с выходом выбора блока памяти программ второго процессора 12 и с тактовым входом D-триг- гера 1, третий вход первого элемента И 8 соединен с выходом D-триггера, D-вход которого соединен с выходом выбора блока оперативной памяти первого процессора 11, первый вход второго элемента И 10 соединен с выходом управления записью первого процессора 11, второй его вход 10 соединен с выходом линии задержки 9, а выход - с третьим входом первой группы мультиплексора управления 7.

Устройство работает следующим образом. При подаче электрического питания и запуска процессоров 11 и 12 на выполнение программ, второй процессор 12 выставляет на своем адресном выходе начальный адрес первой команды выполняемой им программы, записанной в блоке 3 памяти программ второго процессора, одновременно он же выставляет на своем выходе выбора памяти программ сигнале лог. 1, который, поступая на вход выбора блока 3 памяти программ второго процессора, инициализирует выборку последнего по адресу, поступившему на его адресный вход с адресного выхода второго процессора 12, при этом шинный формирователь 6 заперт по входу выбора сигналом лог, О, поступающим с выхода выбора блока оперативной памяти второ го процессора 12.

В результате на выходе блока 3 памяти программ второго процессора появляется требуемая информация, которая вводится вторым процессором 12 через его информационный вход/выход. Одновременно сигнал лог. 1 с выхода выбора памяти программ второго процессора 12 поступает на тактовый вход D-триггера 1 и по переднему фронту фиксирует на выходе последнего состояние выхода выбора блока оперативной памяти первого процессора 11. Если в этот момент сигнал на выходе выбора блока оперативной памяти первого процессора 11 имеет уровень лог. О, т.е. первый процессор 11 не обращается к блоку оперативной памяти 2, то на выходе D-триггера 1 установится уровень лог. О, который поступает на третий вход элемента И 8, вследствие чего на выходе последнего имеет место уровень лог. О. Этот сигнал коммутирует мультиплексор адреса 4 на прохождение сигналов с адресного выхода второго процессора 12 на адресный вход блока оперативной памяти 2, а мультиплексор управления 7 на прохождение сигналов с выхода выбора блока оперативной памяти, управления чтением и управления записью второго процессора 12 на соответствующие входы управления блока оперативной памяти 2. При обращении к

0 блоку оперативной памяти 2 второй процессор 12 выставляет адрес на своем адресном выходе, устанавливает уровень лог. 1 на своем выходе выбора блока оперативной памяти и уровень лог. 1 на одном из выхо5 дов управления записью или управления чтением в зависимости от режима обращения, при этом выбирается второй шинный формирователь 6 по входу выбора, а на его управляющем входе, определяющем на0 правление потока данных, устанавливается значение сигнала, которое присутствует на выходе управления чтением второго процессора 12, Например, при чтении блока оперативной памяти 2 на выходе управле5 ния чтением второго процессора 12, а следовательно, и на управляющем входе второго шинного формирователя 6 будет иметь местоуровень лог, 1, что определяет направление потока информации через вто0 рой шинный формирователь 6 с информационного входа/выхода блока оперативной памяти 2 к информационному входу/выходу второго процессора 12. Одновременно сигналы управления с выходов выбора блока

5 оперативной памяти, управления чтением и управления записью второго процессора 12 через мультиплексор управления 7 коммутируются на соответствующие входы управления чтением, управления, записью и

0 выбора блока оперативной памяти 2. Таким образом, второй процессор 12 без задержек имеет доступ к своим ресурсам - блоку 3 памяти программ второго процессора и блоку оперативной памяти 2 в любые требуе5 мые моменты времени.

Некоторые серийно выпускаемые микропроцессоры, например, типа КР580ВМ80 не имеют физического разделения памяти программ и памяти данных, т.е. коды ко0 манд и данных выбираются ими из одного адресного пространства и непосредственного физического выхода выбора памяти программ в своем интерфейсе они не имеют,

5 Первый процессор 11 обслуживает блок оперативной памяти 2 следующим образом, При обращении к блоку оперативной памяти 2 в режиме чтения первый процессор 11 устанавливает на своем адресном выходе значение адреса требуемой ячейки, а на выходах управления чтением и выбора блока оперативной памяти сигналы лог. 1, при этом на его входе подтверждения выбора с выхода первого элемента И 8, как было показано выше, имеет место сигнал лог. О. В момент времени Т1 (см. диаграмму фиг. 2а) по переднему фронту сигнала лог. 1 с выхода выбора блока памяти программ второго процессора 12 значение сигнала лог. 1 переписывается в D-триггер 1, в результате чего на всех трех входах первого элемента И 8 будут иметь место сигналы лог. 1, а следовательно, на выходе последнего появится сигнал лог. 1. Зтот сигнал, поступая на управляющие входы мультиплексоров адреса 4 и управления 7, переключает адресный вход и входы управления блока оперативной памяти 2 на управление от соответствующих выходов первого процессора 11. Таким образом, на адресном входе блока оперативной памяти 2 устанавливается значение адреса с адресного выхода первого процессора 11, а на входах выбора и управления чтением блока оперативной памяти 2 сигналы лог. 1, поступающие от соответствующих выходов первого процессора 11. На выходе управления записью блока оперативной памяти 2 будет иметь место сигнал лог. О, так как первый процессор 11 не активизировал в рассматрива- емый момент свой соответствующий выход управления. Одновременно сигналом лог. 1 с выхода первого элемента И 8 выбирается первый шинный формирователь 5, на управляющем входе которого присутствует сигнал лог. 1 с выхода управления чтением первого процессора 11. Таким образом, первый шинный формирователь 5 включается на коммутацию данных с информационного входа/выхода блока оперативной памяти 2 на информационный вход/выход первого процессора 11. Одновременно сигнал лог. 1 с выхода первого элемента И 8 поступает на вход подтверждения выбора первого процессора 11, по которому по- следний определяет, что доступ к блоку оперативной памяти 2 ему предоставлен. Первый процессор 11 принимает через свои информационные входы/выходы данные, выбранные по требуемому адресу в блоке оперативной памяти 2 и затем в момент времени Т2 (см. диаграмму фиг. 2а) снимает сигнал лог. 1 на своем выходе выбора блока оперативной памяти, а также на выходе управления чтением и сигналы на своем адерсном выходе. Таким образом, цикл чтения блока оперативной памяти 2 первым процессором 11 завершается. Сигнал лог. О с выхода выбора блока оперативной памяти первого процессора 11 инициирует переключение выхода первого элемента И 8 по его первому входу в состочние лог. О, по которому, в свою очередь, мультиплексоры адреса 4 и управления 7 переключаются на обслуживание блока оперативной памяти 2 со стороны второго процессора 12, а первый шинный формирователь 5 отключается, Затем, по окончании цикла выборки блока 3 памяти программ второго процессора, второй процессор 12 устанавливает на своем выходе выбора блока памяти программ сигнал уровня лог. О, который, поступая на второй вход первого элемента И 8, блокирует последнего в состоянии лог. О до появления следующего сигнала с уровнем лог. 1 на выходе выбора блока памяти программ второго процессора 12, по которому на выходе D-триггера 1 переписывается новое состояние выхода выбора блока оперативной памяти первого процессора 11, В случае, если первый процессор 11 к этому моменту времени вновь установит на своем выходе выбора блока оперативной памяти сигнал лог. 1, то произойдет новый цикл обращения первого процессора 11 к блоку оперативной памяти 2.

При обращении к блоку оперативной памяти 2 в режиме записи (см. фиг. 2Б) первый процессор 11 устанавливает на своем выходе адреса значения адреса требуемой ячейки, а на выходах управления записью выбора блока оперативной памяти сигналы лог. 1, далее производится ожидание разрешения обращения до появления сигнала лог. 1 на выходе первого элемента И 8 по режиму чтения, описанному выше. Появившийся сигнал лог. 1 на выходе первого элемента И 8 коммутирует мультиплексоры адреса 4 и управления 7 на обслуживание блока оперативной памяти 2 со стороны первого процессора 11, этим же сигналом также выбирается первый шинный формирователь 5, причем последний коммутирует поток данных по направлению от информационного входа/выхода первого процессора 11 к информационному входу/выходу блока оперативной памяти 2, так как на его управляющем входе имеет место сигнал лог. О, поступающий с выхода управления чтением первого процессора 11. Сигнал лог. 1 с выхода первого элемента И 8 поступает также на вход линии задержки 9, с выхода которой далее поступает на второй вход второго элемента И 10, переключая этим выход последнего в состояние лог. 1, Сигнал лог. 1 с выхода второго элемента 1/110 поступает на третий вход первой группы мультиплексора управления 7 и далее на вход управления записью блока оперативной памяти 2. Таким образом, обеспечивается задержка появления сигнала записи на входе управления записью блока оперативной памяти 2 относительно сигналов адреса и данных на соответствующих его входах. Это время задержки (см. фиг. 26). которое определяется линией задержки 9, необходимо для обеспечения надежной работы блока оперативной памяти 2 и составляет, например, для микросхем памяти серии КР537, 15 не. Таким образом, производится запись в блок оперативной памяти 2 данных, установленных на информационном входе/выходе первого процессора 11 по адресу, установленному на его адресном выходе.

По окончании записи первый процессор 11, устанавливает на своем выходе управления записью сигнал лог. О, который, поступая на первый вход второго элемента И 10, переключает выход последнего также в состояние лог. О и далее сигнал лог. О поступает через мультиплексор управления 7 на вход управления записью блока оперативной памяти 2. Затем первый процессор 11 устанавливает свой выход выбора блока оперативной памяти в состояние лог. О, переключая первый элемент И 8 в состояние лог. О, а следовательно, и мультиплексоры адреса 4 и управления 7 на обслуживание блока оперативной памяти 2 со стороны второго процессора 12. Далее завершение цикла обслуживания первого процессора 11 устройством происходит аналогично режиму чтения, описанному выше.

Так как, в каждом командном цикле второго процессора 12 происходит как минимум одно обращение к блоку 3 памяти программ второго процессора, то задержка при обслуживании блока оперативной памяти первым процессором 11 не будет превышать времени командного цикла второго процессора 12, например, для микропроцессоров семейства КР1816ВЕ51это время составляет 1-2 мкс,

Для обеспечения стабильности работы блока оперативной памяти 2 в устройстве необходимо, чтобы быстродействие его обеспечивало время цикла чтения и записи. не превышающее длительности сигнала с выхода выбора блока памяти программ второго процессора 12, т.е, чтобы временные интервалы Т1-Т2 и ТЗ-Т4 (см. фиг. 2а и 26) между передним фронтом сигнала на выходе выбора блока памяти программы второго процессора и задним фронтом сигнала на выходе выбора блока оперативной памяти первого процессора в режимах чтения и записи не превышали длительности сигнала лог. 1 на выходе выбора блока памяти программ второго процессора 12.

На фиг, 3 приведен пример реализации многопроцессорной системы на основе предлагаемого устройства, связывающей N вторых процессоров 12с первым процессором 11, имеющим соответственно N выходов выбора блока оперативной памяти и N входов подтверждения выбора. Система содержит первый процессор 11 и N локальных контроллеров 13, каждый из которых содер0 жит предлагаемое устройство и второй процессор 12, причем первый, второй N-й

выходы выбора блока оперативной памяти соединены с D-входом триггера 1 соответственно первого, второго, ..., N-ro локальных

5 контроллеров 13, а первый, второй N-й

входы подтверждения выбора соединены соответственно с выходом первого элемента И 8 соответственно первого, второго

N-ro локальных кот роллеров 13. Остальные

0 связи соответствуют связям фиг. 1.

В предлагаемой многопроцессорной системе связь между первым процессором 11 и каждым из N вторых процессоров 12 осуществляется посредством предлагаемо5 го устройства как описано выше.

Таким образом, предлагаемое устройство позволяет строить многопроцессорные системы, осуществляющие связь через общую память, не снижая быстродействия ло0 кальных процессоров при доступе первого (главного) процессора 11 к общей памяти.

Кроме того, предлагаемое устройство позволяет подключать в качестве второго процессора 12 микропроцессоры, не

5 имеющие в своем интерфейсе входа подтверждения выбора, например, серийно выпускаемые однокристальные микроЭВМ семейства КР1816ВЕ51.

Формула изобретения

0 Устройство для обмена данными двух процессоров через общую память, содержащее триггер, блок оперативной памяти, блок памяти программ, адресный вход и информационный выход которого являются вхо5 дом и выходом устройства для соединения соответственно с адресным выходом и информационным входом-выходом второго процессора, а вход выбора является входом устройства для соединения с выходом выбо0 ра памяти программ второго процессора, мультиплексор адреса, первый и второй информационные входы которого являются входами устройства для соедиуения с адресными выходами соответственно первого

5 и второго процессоров, выход мультиплексора адреса соединен с адресным входом блока оперативной памяти, два шинных формирователя первыми информационными входами-выходами соединены с информационным входом-выходом блока

оперативной памяти, а вторые информационные входы-выходы являются входами-выходами устройства для соединения соответственное информационными входами-выходами первого и второго процессе- ров, мультиплексор управления, первый и второй информационные входы первой группы которого являются входами устройства для соединения соответственно с выходами выбора блока оперативной памяти и управления чтением первого процессора, первый, второй и третий информационные входы второй группы мультиплексора управления являются входами устройства для соединения соответственно с выходами вы- бора блока оперативной памяти, управления чтением и управления записью второго процессора, первый, второй и третий выходы мультиплексора управления соединены соответственно с входами выбора, управле- ния чтением и управления записью блока оперативной памяти, управляющие входы первого и второго шинных формирователей являются входами устройства для соединения соответственно с выходами управления чтением первого и второго процессоров, о т- личающееся тем, что, с целью увеличения быстродействия устройства и его универсальности, в него введены два элемента И и элемент задержки, первый вход первого элемента И является входом устройства для

соединения с выходом управления записью первого процессора, второй вход соединен с выходом элемента задержки, а выходом - с третьим информационным входом первой группы мультиплексора управления, выход второго элемента И соединен с входом элемента задержки, управляющими входами мультиплексора адреса и управления, с входом разрешения первого шинного формирователя и выходом устройства для подключения к входу подтверждения выбора блока оперативной памяти первого процессора, первый вход второго элемента И соединен с входом устройства для подключения к выходу выбора блока оперативной памяти первого процессора, второй вход соединен с входом устройства для подключения к выходу выбора блока памяти программ и второго процессора, а третий вход соединен с выходом триггера, вход данных которого соединен с входом устройства для подключения к выходу выбора блока оперативной памяти, первого процессора, а тактовый вход - с входом устройства для подключения к выходу выбора блока памяти программ второго процессора, вход разрешения второго шинного формирователя является входом устройства для соединения с выходом выбора блока оперативной памяти второго процессора.

выход выбора блока памяти программы 12

адресный вход информационный вход/выход II

выход управления чтением II выход управления записью II

выход выбора блока опера- тивной памяти

вход управления чтением 2 (Вход выбора II

вход подтверждения выбора II

Фиг. 2а

выход выбора блока памятитп

программ14

адресный вход2

информационный вход/выходII

вход управления чтениемП

выход управления записьюII

выход выбора блока опера- II / тивной памяти

вход упрнвления записью 2

вход выбора 2 вход подтверждения выбора II

Фиг. 26

-tt-ffTI

V

ТудеиствительныйУ / Л адресЛ

Ad/