Устройство для сопряжения двух процессоров через общую память Советский патент 1989 года по МПК G06F15/167 

ел

ЦяЛ

сл

тя. |

N5

315

Изобретение относится к вычислительной технике и может быть использовано при создании многопроцессорных вычислительных систем.

Целью изобретения является расширение области применения путем обеспечения возможности двустороннего обмена информагр ей между оперативной памятью и каждым из сопрягаемых с. ней процес- соров.

На че:, теже приведена структурная схема предлагаемого устройства.

Устройство содержит блок 1 оперативной памяти, первый и второй шинные формирователи 2 и 3, мультиплексор 4 адреса, мультиплексор 5 управления оперативной памятью, триггер 6, элемент НЕ 7, шины 8 и 9 адреса первого и второго процессоров, входь 10 и 11 запроса достзша к блоку оперативной памяти первого и второго процессоров, выходы 12 и 13 предоставления доступа к блоку оперативной памяти первому и второму процессорам, шины 14 и 15 управления режимом работы блока оперативной памяти первого и второго процессоров, шины 16 и. 17 обращения к блоку оперативной памяти первого и второго процессоров, шины 18 и 19 данных первого и второго процессоров, первый и второй процессоры 20 и 21.

Устройство работает следующим об- разомо

Процессор, обращающийся к блоку 1. оперативной памяти, выставляет сигнал на входе 10 запроса доступа к блоку 1 оперативной памяти, обеспечивая переключение триггера 6 в состояние единицы и разрешая тем самым прохождение адреса с шины 8 адреса через мультиплексор 4 адреса на адресные входы блока 1 оперативной памяти. Одновременно обеспечивается включение в работу первого шинного формирователя 2 и кo мyтaция мультиплексора 5 управления оперативной памятью. Процессор 20, получив сигнал с вьосода 12 предостав- ления доступа к блоку 1 оперативной памяти, формирует сигналы на шинах 14 и 16 управления режимом работы блока 1 оперативной памяти и обращения к блоку 1 оперативной памяти, выбирая тем самым направление коммутации первого шинного формирователя 2 и обеспечивая управление режимом работы (записью или считьшанием информации) блока 1 оперативной памяти. По завершении цикла работы с блоком 1 опера

g

j0 5 О

Q ., 0

5

724

тивной памяти процессор 20 снимает сигнал с входа 10 запроса доступа к блоку 1 оперативной памяти и устройство переходит в режим ожидания запроса.

При обращении к блоку 1 оперативной п,1мяти второго процессора 21 устройство работает аналогично.

При одновременном появлении сигналов на входах 10 и 11 запроса доступа к блоку 1 оперативной памяти триггер 6 сох 5аняет свое состояние, осуществляя обслуживание одного из процессоров аналогично описанному процессу.

По(ле снятия сигнала с входа 10 или 11 запроса доступа к блоку 1 оперативной памяти процессором 20 или 21, получившим доступ, триггер 6 переключается за счет наличия на его входе сигнала запроса от другого процессора 20 или 21 и устройство обслуживает соответственно другой процессор.

Формула изобретения

Устройство для сопряжения двух процессоров через общую память, содержащее блок операт ганой памяти, мультиплексор адреса, первый шинный формирователь, триггер, причем первый и второй лнформационные входы мультиплексора адреса соединены с адресными выходами соответственно первого и BTOpoi o процеспороп, информацион- шгй выход мультиплексора адреса соединен с адрес 1ым входит блока оперативной памяти, информащюнный вход-выход которого соединен с первым информационным входом-выходом первого шинного формирователя, второй информационный вход-выход которого соединен с входом-выходом данных первого процессора устройства, выход триггера соединен с управлшощим входом мультиплексора адреса и с входом разрешения первого шинного формирователя, отличающееся тем, что, с целью расширения области применения путем обеспечения возможности двустороннего обмена информацией между оперативной памятью и каждым из сопрягаемых с ней процессоров, в него введены второй шинный формирователь, мультиплексор управления оперативной памятью и элемент НЕ, причем первый информационный вход- выход второго шинного форш ователя соединен с информационньм входом-

515

выходом блока оперативной памяти, второй информационный вход-выход второго шинного формирователя соединен с входом-выходом данных второго процессора устройства, выход запроса которого соединен с инверсным входом сброса триггера, инверсный вход установки которого соединен с выходом запроса рт первого процессора устройства, выход управления чтением-записью от первого процессора которого соединен с управляющим входом первого шинного формирователя и первым ин- формационньм входом первой группы мультиплексора управления оперативной памятью, второй информационный вход первой группы которого соединен с выходом управления обменом от первого процессора устройства, выход управления чтением-записью от второго процессора устройства соединен с уп- павляющим входом второго шинного фор10

5172б

мирователя и первым информационным входом второй группы мультиплексора управления оперативной памятью, второй информационный вход второй группы которого соединен с выходом управления обменом от второго процессора устройства, первый информахщонный выход мультиплексора управления оперативной памятью соединен с входом управления чтением-записью блока оперативной памяти, вход управления обменом которого соединен с вторым информационньм выходом мультиплексо- 15 ра управления оперативной памятью, вход управления которого соединен с выходом триггера, входом подтверждения запроса от первого процессора устройства и входом элемента НЕ, выход которого соединен с входом разрешения вуорого шинного формирователя и входом подтверждения запроса второму процессору устройства.

0

Изобретение относится к вычислительной технике и может быть использовано при создании многопроцессорных вычислительных систем. Целью изобретения является расширение области применения устройства путем обеспечения возможности двустороннего обмена информацией между оперативной памятью и каждым из сопрягаемых с ней процессоров. Это достигается тем, что в устройство дополнительно введены второй шинный формирователь 3, мультиплексор 5 управления оперативной памятью и элемент НЕ 7. 1 ил.

Редактор Ю. Середа

Составитель В. Геращенко

Техред Л.Олийнык Корректор В. Кабаций

Заказ 6277/46

Тираж 668

ВНИИПИ Государственного KONfMTera по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-35, Раушская наб., д. 4/5

Произвоцственно-издательский комбинат Патент, г.Ужгород, ул. Гагарина,101

Подписное