Запоминающее устройство с автономным контролем Советский патент 1986 года по МПК G11C29/00 

Изобретение относится к вычислительно) технике 5 в частности к запоминающим устройствам.

Л.елтз изобретения - упрощение устройства.

На фиг. 1 представлена функциональная схема запоминающего устройства с автономньм контролем на фиг. 2 - функциональная схема блока обнаружения ошибок; на фиг. 3 - функциональная схема части блока элементов И и части блока коррекции на фиг. 4,- Н-матрица используемого . корректирующего кода.

Устройство содержит блоки 1 -1 памяти с адресными входами 2, входами 3 записи, входами 4 считывания, информационными входами 5 и информадионньйми выxoдa ш 6, контрольными входами 7 и выходами 8, первый 9 и второй 10 формирователи сигналов четности, первый 11 и второй 12 формирователи сигналов контрольного слова, первьй 13 и второй 14 блоки сравнения, блок 15 обнаружения ошибок, дешифратор 16, блок элементов И 17, блок 18 коррекции ощибок, информационные выходы 19 устройства, первый 20, второй 21 и третий 22 контрольные выходы устройства.

Блок 15 обнаружения ошибок(фиг.2) содержит первый 23 и второй 24 элементы ИЛИ, первый 25, второй 26 и третий 27 элементы И, элемент НЕ 28 и элемент ИСКШЧАЩЕЕ ИЛИ 29. . Блок 18 коррекции ошибок содержит сумматоры по модулю два, число которых равно количеству информационных разрядов блоков памяти.

Предположим, что каждый блок памяти предназначен для хранения четырех разрядов слова. Поскольку в качестве примера взято запоминающее устройство, имеющее четырнадцать блоков памяти, то слово состоит из пятидесяти шести разрядов, причем 48 из них информационные и 8 контрольные .

Порядок соединения входов 2 с входами формирователей 9 и 10, а также выходов блоков входами формирователей 11 и 12 определяются И матрицей, структура которой приведена на фиг. -4, где обозначены информационные I.i разряды блоков 1, памяти и контрольные I jj-Ij разряды блоков 1. и 1 памяти, а также сигналы четности Cj-С| формирователей 9 и 10 и сигналы контроль625762

ного слова K.-Kj формирователей 11 и 12.

Формирователи 9-12 построены по параллельно-последовательной схеме 5 на сумматорах по модулю-два.

Блоки 13 и 14 сравнения содержат сумматоры по модулю два, причем в блоке 13 производится поразрядное сравнение сигналов четности с 10 сигналами контрольного слова и на выходе соответствующих сумматоров по модулю два формируются сигналы сравнения (несравнения) S -5д. Б блоке 14 производится порязрядное 15 сравнение сигналов четности с сигналами контрольного слова и да выходе соответствующих сумматоров по модулю два формируются сигналы сравнения (несравнения) . 20 Дешифратор 16 построен по линейной схеме на элементах И и производит преобразование позиционного кода сигналов Sj-S в унитарный код. . Дешифратор 16 имеет двенадцать вы25 ходов.

Блок элементов И 17 содержит элементы И, юс число равно числу информационных разрядов блоков памяти, причем выход каждого элемента И сое- 30 динен с входом соответствующего сумматора по модулю два блока 18 коррекции ошибок, другой вход которого соединен с соответствующим информацион ным выходом блоков памяти. эс Часть блока элементов И 17 (фиг.З) содержит элементы И 30-33. Часть блоков 18 коррекции ошибок (фиг. 3) содержит сумматоры 34-37 по модулю два, На фиг. 3 обозначены первые входы Q блока 18 коррекции ошибок, подключенные, например, соответственно к девятому-двенадцатому разрядам блоков памяти.

Устройство работает следующим образом.

При записи коды чисел по входам 5 поступают на информационные входы блоков 1,j -1,j и на входы формирователей 9 и 10, Формирование сигналов четности в формирователе 9 и сигналов четности в формирователе 10 происходит в соответствии с Н-матрицей кода (фиг, 4), которая указывает последовательность получения значений сигналов четности в режиме записи и определяет значение сигналов K.-V.g контрольного слова в режиме считьшания. Например, значение сигнала четности С равно . сумме по модулю два значений информационных разрядов Ig , 1, ijj, , 1з8 i значение разряда К контрольного слова также равно сумме по модулю два значений указанных инфорIcs бломационных разрядов и разряда ков пг1мяти. При считывании информационные и контрольные разряды чисел из блоков 1 -1j4 поступают на входы формирователей 11 и 12, а на первые входьг бло ка 18 поступают только информационные разряды чисел. Формщзователь 11 формирует разряды Kt-К4, а формирователь 12 - разряды Kj-Kj контрольного слова. В блоке 13 происходит сравнение сигналов контрольного сло ва K;j-K-4 и сигналов четности , считанных из разрядов блоков памяти, С выходов первого блока 13 сравнения сигналы сравнения (несравнения) S -84. поступают на первые входы блока элементов И 17 и блока 15 обнаружения ошибок. В блоке 14 происходит сравнение сигналов контрольного слова Kj-Kj и сигналов четночти Cj-Cg, считанных из разрядов Ijj-Ijg блоков памяти. С выходов блока 14 сигналы сравнения (несравнения) Ss-Sj поступают на входы дешифратора 16 и на вторые ВХОДЫ блока 15 обнаружения ошибок. Дешифратор 16 преобразует двоичный позиционньй код сигналов в унитарный. Номера отказавших разрядов одного из блоков памяти указывают сигналы ,ча номер отказав шего блока памяти - сигналы . Пусть, например), возникла пакетная ошибка в девятом-двенадцатом разрядах,, этй разряды относятся к третье му блоку памяти. Предположим, что значения сигналов четности равны нулю. В соответствии с Н-матрицей формируются следующие значений разрядов контрольного слова-К 1, , К, 1, К4 1, ., , К, 1, . После сравнения их с контроль ными разряда:Ш: С.-Сj получают Q 9 1 Q П 9 :П Ч 1 с - ) . 5 6 7 Сигналы Sj-Sj (принимая S за младший разряд) образуют двоичное. число 0011, соответствующее третьем блоку памяти, т.е. тому блоку памят в котором произошла пакетная ошибка При поступлении этого кода на вход дешифратора 16 на его третьем выход формируется едини 1ный сигнал, который поступает на входы элементов И 30-33 (фиг. 3). На остальные входы этих элементов поступают единичные сигналы и единичный сигнал разрешения коррекции, сформированный в блоке 15 обнаружения ошибок. При совпадении всех трех единичных сигналов на выходах элементов И 30-33 формируются единичные сигналы коррекции, поступающие на входы сумматоров 3 37 по модулю два блока 19 коррекции пакетных ошибок. происходит сложение по модулю два значений информационных разрядов Ig-I,2 и поступивших единичных сигналов. Таким образом происходит коррекция пакетньгх ошибок. в блоке обнаружения ошибок формируются сигналы разрешения коррекции, сигнал обнаружения двойного пакета ошибок и сигнал некорректируемой ошибки. Элемент И 26 реал11зует контроль на наличие пакетной корректируемой ошибки. Наличие единичного сигнала на выходе элемента ЖЕН 24 и отсутствие единичного сигнала на выходе элемента ИЛИ 23 свидетельствует о возникновении двойного пакета ошибок и элемент И 27 формирует сигнал обнаружения двух пакетов ошибок. Элемент ИСКЛЮЧАКЩЕЕ IlFffl 29 формирует сигнал о некорректируемой-ошибке, которая обнаруж11вается по наличию на выходе элемента И 25 нулевого сигнала и единичного на выходе элемента ИЛ 23. Пр.и отсутствии ошибок сигналы равны-нулю, сигналы коррекции также равны нулю и информационные сигналы на выход блока 18 коррекции ошибок выдаются без изменения. Формулаизобретенйя 1i Запоминающее устройство с автономным контролем, содержащее блоки памяти, адресные входы, входы записи и входы считывания которых являются соответственно первым, вторым и третьим входами устройства, первый и второй формирователи сигналов чбтности, выходы которых подключены к контрольньтм входам блоков памяти, информационные входы которых и входы формирователей сигналов четности объединены и являются четвертым входом устройства, блок коррекции ошибок, одни из входов которого соединены с информационными выходами блоков памя ти, выходы блока коррекции ошибок, являются информационными выходами устройства, первый и второй формирователи сигналов контрольного слова, одни входы которых соединены с информационнь1ми выходами блоков памяти, контрольные выходы которых подключены к другим входам формирователей сигналов контрольного слова, о т личающееся тем, что, с целью упрощения устройства, оно содержит первый и второй блоки сравнения, дешифратор, блок элементов И, блок обнаружения ошибок, причем выходы первого формирователя сигналов контрольного слова.соединены с одни ми входами первого блока сравнения, выходы которого подключены к входам первой группы блока элементов И и одним входам блока обнаружения ошибок , выходы второго формирователя сигналов контрольного слова соединены с одними входами второго блока сравнения, выходы которого соединены с входами дешифратора и другими входами блока обнаружения ошибок, выходы дешифратора подключены к вхо дам второй группы блока элементов И вход которого, подключен к одному из выходов блока обнаружения ошибок, ыходы блока элементов И соединены другими входами блока коррекции, ругие входы блоков сравнения подклюены к контрольным выходам блоков амяти, выходы блока обнаружения ошиок являются контрольными выходами стройства. 2. Устройство по П.1, отличающееся тем, что блок обнаружения ошибок содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый, второй и третий элементы И, первый и второй элементы ИЛИ, элемент НЕ, входы первого элемента И и первого элемента ИЛИ объединены и являются одними входами блока, другими входами которого являются входы второго элемента ИЛИ, выход первого элемента И соединен с первыми входами второго элемента И и элемента ИСКЛ10ЧАЩЕЕ ИЛИ, выход первого элемента ИЛИ соединен с вторыми входами второго элемента И, элемента ИСКЛЮЧАКЩЕЕ ИЛИ и входом элемента НЕ, выход второго элемента ИЛИ подключен к первому входу третьего элемента И и третьему входу второго элемента И, выход элемента НЕ соединен с вторым входом третьего элемента И, выход которого и выходы второго элемента И и элемента ИСКЛЮЧАМЦЕЕ ИЛИ являются выходами блока обнаружения ошибок.

Изобретение относится к вычислительной технике, в частности к запоминакяцим устройствам с автономным контролем. Устройство содержит блоки памяти, формирователи 9 и 10 сигналов четности, формирователи 11 и 12 сигналов контрольного слова, блоки 13 и 14 сравнения, блок 15 обнаружения ошибок, дешифратор 16, блок 17 элементов И, блок 18 коррекции ошибок. Достигается упрощение устройства. Кроме того, за счет сокращения числа контрольных разрядов уменьшается емкость контрольной час ти памяти. 1 з.п. ф-лы, 4 ил. (Л

ffm f От l

Фиг. 2

/ - 3s -7; Jj 7// % Jfj Jy j % 7 2 - / 5 % /г rt % «22 -728 30 3Z

Фиг. 3