Модульное запоминающее устройство с коррекцией ошибок Советский патент 1987 года по МПК G11C29/00 

11

И:юбретеиие относится к вычислм- тельной технике и может быть зовано для повышения надежности хранения информации.

Цель изобретения - повышение надежности устройства.

Па фиг.1 представлена функциональная схема модульного запоминающего устройства с коррекцией ошибок; на фиг.2 - контрольная матрица корректирующего кода для варианта запоминающего устройства с четырехразряд- ными блоками памяти; на фиг.З - то же, с восьмиразрядными и шестнадца-- тиразрядными блоками памяти.

Устройство содержит накопитель 1, состоящий из многоразрядных блоков 2 памяти, информационные входы 3 устройства, первую группу формирователей 4 четности, группы формирователей 5-8 четности с третьей по шестую, контрольные входы 9-13 на- копителя с первого по пятый, информационные выходы 14 накопителя 1, контрольные выходы 15-19 накопителя с первого по пятый, вторую группу формирователей 20 четности , группы формирователей 21-24 четности с седьмой по десятую, блоки 25-29 сравнения с первого по пятый, регистр 30 числа, элементы 31-44 ИЛИ с первого по четырнадцатьм, межоритарньй эле- ент 45 ДВА из ЧЕТЫРЕХ, первьй 46 и второй 47 элементы ИСКЛЮЧАЮЩЕЕ ИЛИ,, мультиплексор 48, дешифратор 49., коммутатор 50, группы сумматоров 51-54 по модулю два с первой по четвертую, элемент 55 НЕ, информационные выходы устройства 56, первый 57 и -второй 58 контрольные выходы устройства, элементы 59-64 И с первого по шестой.

Формирователи 4-8 четности объединены в блок кодирования, формирователи 20-24 четности и блоки 25-29 сравнения объединены в блок декодирования, а элементь 18-46, 51-55, 59-64 объединены в блок оинаружения двойных модульных ошибок.

Порядок соединения информационных входов устройства 3 с входами групп формирователей 4-8 четности и информационных выходов 14 накопителя 1 с входами групп формирователей 20-24 четности полностью определяется контрольной матрН 1.еГ, структура которой для варианта :з л поминающего устройства с четырехр.чярял.иыми блоками памяти показан,- на фиг. 2, а для варипк208482 тов ycTpoiicTBa с: посьмира.- рядными и шестнадцатиразрядными блоками памяти - на фиг.З. На фиг.2 обозначено 1| - 1,0- информационные разряды,

5 К, - К контрольные разряды, С,- сигналы четности с выходов формирователей 20-24. На фиг.За показан общий в ид контрольной матрицы корректирующего кода, на которой обозначеW ны 1 - единичная подматрица соответствующей разрядности; М, - М группы информационнь х разрядов; R, - группы контрольных разрядов, Количество разрядов в каждой группе М;

f5 и R; (, ...22j j 1,,..6), а также размерность единичной подматрицы 1 определяются количеством разрядов применяемых блоков памяти. РГа фиг.36, в показаны структура еди20 ничйой подматрицы 1 контрольной матрицы кода для вариантов запоминающего устройства с восьми - и шестнадцатиразрядными блоками памяти.

Запоминающее устройство с са1мо контролем работает след тощим образом.,

В режиме записи на входы накопителя 1 и формирователей 4-8 поступают коды чисел, подлежащие записи

30 в очередном цикле записи. Сформированные в формирователях 4-8 пять групп контрольных кодов поступают по входам 9-13 и записываются в контрольные разряды накопителя 1. При

35 считывании с выходов 14 гчакопителя 1 информационные разряд, поступают в регистр 30 числа и на входы формирователей 20-24. На их выходах вырабатываются контрольные коды, поступающие на первь е входы блоков 25-29 сравнения, на их вторые входы поступают соответств-ующие группы контрольных разрядов с выходов 15-19 накопителя 1. В блоках 25-29 проис 5 ходит поразрядное сравнение соответствующих групп контрольных кодов. С

выходов блоков 25-29 коды сравнения

ч

или несравнения поступают на другие

блоки устройства. При этом если на 50 выходах блоков 25-29 нулевые сигналы, то ошибок нет и с первого и второго контрольных вы ходов устройства вы- нулевые сигналы, что свидетельствует об отсутствии ошибок в 55 считанном слове.

При возникновении оди ючной модульной йшибки, с разряд {остью от одной до разрядности памяти.

на выходах блоков 25-29 формируются единичные сигналы несравнения. Сигналы с выходов блоков 25-29 объединяются на соответствующих элементах ИЛИ 31-35. С выходов элементов ИЛИ 31-34 объединенные сигналы поступают на входы дешифратора 49. С помощью дешифратора 49 производится определение номера группы разрядов, н которых произошла ошибка. Структура ошибки внутри группы разрядов определяется по сигналам несравнения на выходах пятого блока 29 сравнения. Эти сигналы поступают на входы мультиплексора 48, который по сигналам с выхода дешифратора 49 производит подключение отказавших разрядов к соответствующим разрядам регистра 30 числа, где производится их коррекция При этом на пер-вый контрольный выход устройства 57 подаётся с выхода элемента 47 ИС ЛОЧАЮЩЕЕ ИЛИ сигнал одиночной модульной ошибки.

При возникновении двойных модульных ошибок с любой разрядностью и в любых сочетаниях в информационных и контрольных разрядах устройством производится их обнаружение и формируется сигнал некорректируемой двойной модульной ошибки. При этом может быть несколько типов двойных модульных ошибок. Например, возникшая ошибка вызвала поя-вление сигйалов несравнения на одном или нескольких выходах первой и. второй группы выходов блока 29 сравнения. В этом случае на выходе второго элемента 47 ИСКЛЮЧАЮЩЕЕ ИЛИ формируется нулевой потенциал, который поступает на вход элемента 55 НЕ. С выхода элемента 55 НЕ единичный потенциал поступает на второй вход элемента 59 И, на первый вход которого подается единичный сигнал с выхода элемента 38 ИЛИ, так как на его входе имеется единичный сигнал с выхода элемента 35 ИЛИ. С выхода элемента 59 И единичньш сигнал через элемент 39 ИЛИ поступает на второй контрольный выход 58 устройства, что свидетельствует о возникновении двойной модульной ошибки. Аналогично работает устройство при возникновении ошибок, не вызывающих появление сигналов несравнения на выходах блока 29, отличие состоит в том, что единичный сигнал на входы элемента 38 ИЛИ поступает с выхода элемента 46 ИСКЛЮЧАЮЩЕЕ ИЛИ или мажоритарного элемента 45 ДВА из РЕХ.

При возникновении двойных Модульных ошибок может быть такая ситуация,

когда их конфигурация в блоках различна. Например, в .одном блоке возникли 3 ошибки, а в другом одна или в одном блоке 4 ошибки, а в другом две. Такие ошибки обнаруживаются сравнением числа сигналов на выходах блока 29 с числом сигналов несравнения на выходах каждого из блоков 25-28. Эта операция осуществляется с помощью групп сумматоров 51-54 по модулю два. Коьмутатор в зависимости от того на какой группе выходов блока 29 имеются единичные сигналы подключает эту группу выходов к первым входам группсумматсрав 51-54, в которых производится поразрядное сложение по модулю два сигналов несравнения с выходов блока 29 с сигналами несравнения с выходов каждого из блоков 25-28. При различном числе сигналов несравнения, а таковое будет всегда для указанного типа ошибок, на выходах групп сложения 51-54 по модулю два формируются единичные , сигналы, которые через элементы 40-43

ИЛИ поступают на входы элементов 60-53 И. С помощью элементов 60-63 И производится вьщеление соответствующих результатов сложения по модулю два сигналов с выхода блока 29

с сигналами несравнения тех блоков 25-28, на выходах которых имеется хотя бы один единичньм сигнал. Выделенный сигнал (или сигналы) поступает через элемент 44 ИЛИ на второй

вход элемента 64 И, на первый вход которого поступает единичный сигнал с выхода элемента 47 ИСКЛЮЧАЮЩЕЕ ИЛИ . С выхода элемента 64 И единичный сиг-нал через элемент 39 ИЛИ выдается на

второй контрольньы выход 58 устройства, что свидетельствует о возникновении двойной модульной ошибки.

50

Форм у л а и 3 о б р е т е н и я

Модульное запоминающее устройство с коррекцией ошибокэ содержащее накопитель, информационные входы которого соединеныс входами блока коди- рования и являются информацио нными входами устройства, входы контрольных разрядов накопителя подключены к выходам блока кодирования, а инфор51

мационные выходы и выходы контрол)- ных разрядов соединены соответственно с входами первой и второй групп блока декодированияJ выходы первой группы которого подключены к входам первого элемента ИЛИ, выход которого

соединен с первым входом дешифратсфа

I

информационные выходы накопителя

подключены к входам первой группы блока коррекции, входы второй группы которого соединены с выходами элементов И группы, а выходы являются:

информационными выходами устройства, коммутатор, отличающееся тем, 4TOj с целью повышения надежности, в устройство введены блок обнаружения двойных модульных ошибор;, второй, третий, четвертый пятый, шестой и седьмой элементы ИЛИ, элемент ИСКЛЮЧАЮЩЕЕ ИШ, причем первый, второй, третий, четвертый и пятый входы блока обнаружения двойных модульных ошибок соединены с выходами одноименных элементов ИЛИ, входы первой группы блока обнаружения двои нык модульных ошибок подключены к выходам кo шyтaтopa, входы второй, третьей, четвертой и пятой групп

208486

блока обнаружения двойных модульных иыибок соединены с выходами первой, второй, третьей и четвертой групп блока декодирования, шестой вход

5 блока обнаружения двойных модульных

ошибок подключен к выходу элемента ИСКЛЮЧМ)ЩЕЕ ШШ, а выход и пятый вход блока обнар ужения двойных модульных ошибок являются соответствен 0 ко выходами двойной и одиночной модульной ошибки устройства, входы второго, третьего и четвертого элементов ИЛИ соединены с выходами одноименных групп блока декодирования,

5 а выходы второгор третьего и четвертого элементов ИЛИ подключены к одноименным входам дешифратора, выходы которого соединены с первыми входами элементов И группы, выходы пятой и

20 шестой групп блока декодирования подключены соответственно к входам шестого и седьмого элементов ИЛИ, информационным входам первой и второй групп коммутатора, вторым входам эле ментов И группы и входам пятого элемента ИЛИ, выходы шестого и седьмого элементов ИЛИ соединены с входами элемента ИСКЛЮЧАЮЩЕЕ ШШ и с управ- ляю) входами коммутатора.

JM yssVa n Ji n tc BtWssWi « г % S

Фиг. 2

fit Mztljfl M,«e «7«8 ,aM,,M,sMfgiiffMfgfffgff ffM2 /i i f Ri %

a)

r -

f234567a

;

;

Фиг.З

Составитель О.Исаев Редактор Н.Киштулинец Техред В.Кадар Корректор М.Демчик

Заказ 2664/54Тираж 589 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва Ж-35 , Раушская наб,,д.4/5

Производственно-полиграфическое предприятие, г.Ужгород, УЛ.Проектная, 4

Г -

fZ34567SS/Of1fZJJf4/5J5

;

Изобретение относится к вычислительной технике и может быть использовано для повьшения надежности хранения информации. Целью изобретения является повьппение надежности устройства. Устройство содержит накопитель на многоразрядных микросхемах памяти, блоки кодирования и декодирования, дешифратор, группу элементов И, блок коррекции, блок обнаружения двойных модульных ошибок, коммутатор, элементы ИЛИ и элемент ИСКЛЮЧАЮЙЩЕ ИЛИ. В устройстве корректируются все одиночные и обнаруживаются все двойные модульные ошибки накопителя с четырех, восьми-и шестнадцатиразрядными микросхемами памя ти. 3 ил.