Устройство для имитации сбоев Советский патент 1993 года по МПК G06F11/26 

с о о о

00

со

Изобретение относится к области вычислительной техники и может быть использовано для моделирования, исследования вероятностных характеристик автоматических средств контроля (АСК) управляющего вычислительного комплекса (УВК), определения оптимальной периодичности операции контроля путе м формирования потоков сбоев, распределенных по различных законам. Конкретный вид законом распределения потоков сбоев определяет эффективность аппаратных средств контроля.

Целью изобретения является расширение функциональных возможностей путем формирования потоков сбоев, распределенных по различным законам.

Изобретение иллюстрируется чертежами, где на фиг.1 представлена структурная схема предлагаемого устройства для имитации сбоев; на фиг.2 - приведена функциональная схема предлагаемого устройства; на фиг.З представлен пример конкретной реализации блока синхронизации; на фиг,4 - пример конкретной реализации блока формирования количества адресов и искаженных слов; на фиг.5 - приведена блок- схема алгоритм работы блока синхронизации.

Устройство для имитации сбоев (фиг, 1} содержит: блок формирования адреса 1, элемент И 2, блок формирования искаженных слов 3,блок синхронизации 4.блок формирования количества адресов и искаженных слов 5, блок задания начальных условий 6, генератор опорной частоты 7, счетчик 8, D-триггер 9, первый 1, и второй 11 ключи.

На фиг.2: блок формирования адреса содержит регистр сдвига 12, шинный формирователь 13, ограничительную диодно-резистивную цепочку 14.

Блок формирования искаженных слов содержит регистр сдвига 15, шинный формирователь 16, ограничительную диодно- резистивную цепочку 17.

Блок синхронизации (фиг.З) содержит формирователь 18 сигнала захват магистрали, формирователь 19 сигнала подтверждениевыборкизадатчикэ, формирователь 20 сигнала занято, формирователь 21 сигнала признак внешнего устройства, формирователь 22 сигнала наличие данных, формирователь 23 сигнала признак приемника, формирователь 24 сигнала признак адресации.

Формирователи содержат: триггер 25. элемент И-НЕ 26. элемент И 27, триггер 28. элементы И-НЕ 29,30. элемент НЕ 31. элемент И 32, триггер 33, элемент И-НЕ 34.

элемент И 35, элемент И-НЕ 36, элемент НЕ 37, триггер 38, элемент И-НЕ 39, элемент И 40, триггер 41. элемент И-НЕ 42, элемент И 43, элемент И-НЕ 44, элемент НЕ 45, триггер 46, элемент И-НЕ 47, элемент И 48, триггер 49, элементы И-НЕ 50,51, светоди- од 52, элемент И 53. элемент НЕ 54, 55.

Блок формирования количества адресов и искаженных слов (фиг,4) содержит мультиплексор 56, двоичный счетчик 57, реверсивный счетчик 58, элемент НЕ 59, в узел индикации входят группа инверторов 60.1т 60.16, элементы индикации 61.1, 61.2. В блок так же входят элемент И 62 и

5 триггер 63.

Блок синхронизации 4 связан с вычислительным комплексом с помощью стандартного интерфейса ИУС, в состав которого входят шины Захват магистрали (ШЗМ),

0 Разрешение захвата магистрали по входу (ШРЗМвх), ПОДТВЕРЖДЕНИЕ ВЫБОРКИ ЗАДАТЧИКА (ШПВЗ), ЗАНЯТО (ШЗАН), .ПРИЗНАК ПРИЕМНИКА (ШППР), ПРИЗНАК ВНЕШНЕГО УСТРОЙСТВА (ШПВУ),

5 ПРИЗНАК АДРЕСА (ШПРА). ПРИЗНАК ПОДТВЕРЖДЕНИЯ АДРЕСА (ШППА), ЗАПРОС ДАННЫХ (ШЗД), НАЛИЧИЕ ДАННЫХ (ШНД).

Блок формирования адреса 1 мсхажае0 мой ячейки ОЗУ предназначен для преобразования последовательности кода бинарного шумового сигнала от первого генератора шума в параллельный 16-разрядный ДВОИЧНЫЙ КОД.

5 Блок формирования искаженных слов 3 предназначен для преобразований последовательного кода бинарного шумового сиг- нала от второго генератора шума в параллельный двоичный 16-разрядный код.

0Блок синхронизации 4 осуществляет

связь устройства и ОЗУ по идеологии интерфейса ИУС, а также вывод 16-разрядного двоичного кода адреса ячейки ОЗУ с выхода блока формирования адреса 1 искажаемой

5 ячейки ОЗУ и кода искаженного информационного слова с выхода блока формирования искаженных слое 3.

Устройство работает следующим образом.

0 При нажатии кнопки СБРОС блока задания начальных условий 6 происходит установка в исходное состояние триггеров, счетчиков, регистров устройства. При этом все триггеры, регистры и счетчики устанав5 ливаются в состояние логического нуля, а триггер 63 останова - в состояние логической единицы.

Перед запуском устройства в работу задается количество искаженных адресов и слов. Это осуществляется следующим образом. Генератор опорной частоты 7 генерирует тактовые импульсы частотой 320 Гц, которые поступают на второй вход мультиплексора 56 (см. фиг.4) и на счетный вход счетчика 57, осуществляющего деление частоты импульсов на 64. С выхода счетчика 57 импульсы с частотой 5 Гц поступают на третий вход мультиплексора 56. Нажатием кнопок 32.0 Гц и 5 Гц блока задания начальных условий 6 осуществляется коммутация импульсов соответствующей тактовой частоты.

С выхода мультиплексора 56 импульсы поступают на суммирующий вход 16-разрядного двоичного счетчика 58, сигналы с выходов которого через инверторы 60 подаются на входы индикаторов 61, которые позволяют наблюдать изменение состояния этого счетчика в двоичном коде.

Нажатием кнопки ПУСК блока задания начальных условий 6 осуществляется установка триггера останова 63 в нулевое состояние, при этом на инверсном выходе его появляется сигнал, поступающий на третий вход элемента И 2 (фиг.2) и снимающий запрет на работу устройства. Тактовые импульсы с генератора опорной частоты 7 начинают поступать на суммирующий вход счетчика 8, с выхода переполнения которого они подаются на вычитающий вход счетчика 58 блока 5 (см. фиг.4) и вычитаются из записанного в него кода. После обнуления счетчика 58 блока 5 на его выходе переполнения О появляется импульс, который через элемент И 62 взводит триггер останова 63 и сбрасывает триггер 33 (см. фиг.З), входящий в состав формирователя 20 сигнала ЗАНЯТО блока управления 4, При этом на выходе триггера 63 блока 5 появляется сигнал, который закрывает элемент И 2 по третьему входу, а сигнал, поступающий на вход формирователя 20 блока 4 отключает устройство для имитации сбоев от интерфейса ИУС.

Обнуление индикаторов 61 соответствует окончанию работы устройства.

Синхронизация работы всех блоков устройства и первого и второго генераторов шума осуществляется следующим образом.

Тактовые импульсы с генератора опорной частоты 7 поступают на вход элемента И 2, на выходе которого формируются сигналы, поступающие на счетные входы счетчика 8, на тактовые входы регистров сдвига 12 и 15, а также через соответствующие ключи 10 и 11 на ВЫХОД 1 и ВЫХОД 2.

С ВЫХОДА 1 тактовые импульсы поступают на вход ВНЕШНЯЯ СИНХРОНИЗАЦИЯ первого генератора шума, а с

ВЫХОДА 2 - нэ тот же ход второго генератора шума.

Счетчик 8 считает до 16 импульсов и по переполнению выдает импульс, который пе- реводит триггер блокировки 9 в состояние логической единицы. При этом триггер 9 своим выходным сигналом, поступающим на вход элемента И 2, блокирует прохождение тактовых импульсов на вход счетчика 8,

а также сигналом, поступающим на вход блока 4, взводит триггер 25 (см. фиг.З), входящий в состав формирователя 18 сигнала ЗАХВАТ МАГИСТРАЛИ. Сброс триггеров блокировки 9 в исходное состояние осуществляется сигналом с блока 4, формируемым нэ выходе триггера 41 (фиг.З) формирователя 22 сигнала НАЛИЧИЕ ДАННЫХ после записи очередного слова в ОЗУ.

После установки триггера блокировки 9

в состояние логической 1 выходной сигнал последнего поступает на вход триггера 25. (фиг.З) формирователя 18 сигнала ЗАХВАТ МАГИСТРАЛИ, который формирует на своем выходе сигнал ШЗМ, поступающий в

вычислительный комплекс (процессор СМ 1634.18).

. Вычислительный комплекс (ВК) в ответ на поступающий сигнал ЩЗМ (см. фиг.5) выставляет сигнал ШРЗМвх, который поступает в блок 4 и взводит триггер 28 (фиг.З), входящий в состав формирователя 19 сигнала ПОДТВЕРЖДЕНИЕ ВЫБОРКИ ЗАДАТ- ЧИКА, На выходе триггера 28 формируется сигнал ШПВЗ, а на инверсном его выходе

формируется сигнал, который через элемент И 27 снимает сигнал ШМЗ с выхода блока 4 и после снятия ВК сигналов ШРЗМвх и ШЗАН выставляет сигнал ШЗАН на выходе устройства для имитации сбоев и снимает его только по окончании работы устройства по сигналу с триггера 63 (см. фиг.4).

Сигнал ШЗАН, появляющийся на выходе устройства для имитации сбоев, сбрасывает сигнал ШПВЗ, взводит триггер 38 формирователя 21 сигнала ПРИЗНАК ВНЕШНЕГО УСТРОЙСТВА и устанавливает сигнал ШПВУ, который соответственно устанавливает сигнал ШППР и подключает

шинный формирователь 13 блока 1 к шинам ШАД 00-ШАД 15. Далее устанавливается сигнал ШПРА. Снятие сигналов ШПВУ, ШППР, ШПРА происходит по сигналу с блока управления ОЗУ. При этом шинный

формирователь 13 отключается от шин адреса ШАД 00-ШАД 15.

По. сигналу ШЗД с блока управления ОЗУ и при наличии сигнала ШЗАН на выходе устройства для имитации сбоев взводится триггер 41 формирователя 22 сигнала

НАЛИЧИЕ ДАННЫХ. При этом шинный формирователь 16 блока формирования искаженных слов 3 подключается к шинам адреса ШАД 00-ШАД 15 и после этого устанавливается сигнал ШНД. По второму появлению сигнала ШЭД от блока управления ОЗУ сигнал ШНД снимается, а шинный формирователь t§ блока 3 отключается от шин данных ШАД 00-ШАД 15. При этом триггер блокировки 19 приводится в исходное состояние, т.е. своим выходным сигналом снимает запр«т на прохождение импульсов с генератора опорной частоты 7.

Формирование адреса искажаемой ячейки ОЗУ осуществляется следующим образом.

Для формироаа«ия бинарных шумовых сигналов используется генератор шума.

Генератор шуме может генерировать следующие сигналы:

1)случайный бинарный шумовой сигнал (БШ):

2)псевдослучайный бинарный шумовой сигнал (ПСС);

3)равновероятный случайный бинарный шумовой сигнал (РБШ);

4)равновероятный псевдослучайный бинарный шумовой сигнал (РПСС).

Бинарный шумовой сигнал (в любом из возможных режимов) с первого генератора шума, тактируемый сигналами с генератора опорной частоты 7. подается на ВХОД 1 и поступает на последовательный вход регистра сдвига 12 и сдвигается теми же тактовыми импульсами, генерируемыми генератором 7. При этом на выходе регистра сдвига 12 формируется 16-разрядный двоичный код, соответствующий коду адреса ячейки ОЗУ вычислительного комплекса.

Следует отметить, что в старшем разряде жестко записана логическая 1. Это необходимо для того, чтобы искажения происходили только в первом разделе ОЗУ. Нулевой раздел не искажается, так как в нем размещается операционная система процессора СМ 1634.18. Диодно-резистивная цепочка 14 служит для ограничения входного сигнала до уровня (0-4,5) В. Двоичный код с выхода регистра сдвига 12 поступает на шинный формирователь 13 и по сигналу с блока управления 4 выдается на шины адреса ШАД 00-ШАД 15.

Формирование искаженного слова осуществляется блоком формирования искаженных слов 3 аналогично вышеописанному. Бинарная шумовая последовательность с выхода второго генератора шума, тактируемая генератором опорной частоты 7, подается в ВХОД 2 устройства для имитации сбоев и поступает на

последовательный вход регистра сдвига 15, в старшем разряде которого, в отличие от регистра 12 блока 1, нет жестко записанной логической 1. С выхода регистра 15 16-разрядный двоичный код поступает на шинный формирователь 16 и по сигналу с блока управления 4 - на шины адреса ШАД 00-ШАД 15.

Таким образом перед началом работы

0 устройства блок формирования адреса искаженных ячеек ОЗУ 1 и блок формирования искаженных слов 3 позволяет задать код необходимого числа адресов и слов.

Предлагаемое техническое решение по5 зволяет повысить эффективность анализа и оценки автоматических средств контроля за счет формирования различных потоков сбоев на вход автоматизированной системы контроля (АСК). что дает возможность опре,0 деления эффективности средств контроля, оптимальной периодичности контроля, создания адаптивных средств контроля управляемых технологических объектов и, в частности, УВК.

5

Формула изобретения 1. Устройство для имитации сбоев, содержащее блок формирования адреса, блок формирования искаженных слов, блок фор0 мирования количества адресов и искаженных слов, генератор опорной частоты, блок задания начальных условий, счетчик, элемент И, D-триггер. инверсный выход которого соединен с первым входом элемента И,

5 выход которого соединен со счетным входом счетчика, отличающееся тем, что, с целью расширения функциональных возможностей путем формирования потоков сбоев, распределенных по различным зако0 нам, в устройство введены блок синхронизации, первый и второй ключи, управляющие входы которых и синхровходы блока формирования адреса и блока формирования искаженных слов подключены к вы5 ходу элемента И, входы управления блока формирования адреса и блока формирования неискаженных слов соединены соответственно с первым и вторым выходами блока синхронизации, первый и второй входы ко0 торого соединены соответственно с прямым выходом D-триггера и с первым выходом блока формирования количества адресов и искаженных слов, второй и третий выходы которого подключены соответственно к вто5 рому входу элемента И и R-входу счетчика. выход переполнения которого соединен с S-входом D-триггера и с первым счетным входом блока формирования количества адресов и искаженных слов, второй счетный вход которого и третий вход элемента И

подключены к выходу генератора опорной частоты, входы сброса блока формирования количества адресов и искаженных слов, блока формирования адреса, блока формирования искаженных слов, блока синхронизации и R-вход D-триггера соединены с выходом Сброс блока задания начальных условий, первый и второй выходы задания частоты и выход Пуск которого подключены соответственно к первому и второму установочным входам и синхровходу блока формирования количества адресов и искаженных слов, третий выход блока синхронизации соединен с С-входом D-триггера, информационные входы первого и второго ключей соединены с выходами +5В соответственно блока формирования адреса и блока формирования искаженных слив, выходы первого и второго ключей являются соответственно первым и вторым выходами устройства для подключения к входам внешней синхронизации соответствующих генераторов шума, информационные входы блока формирования адреса и блока формирования искаженных слов являются первым и вторым входами задания сбоев устройства для подключения к выходам соответствующих генераторов шума, информационные шины блока синхронизации являются входами- выходами устройства для подключения к уп- равляющим шинам исследуемого вычислительного комплекса, информационные выходы блока формирования адреса и блока формирования искаженных слов являются выходами устройств для подключения к шинам адреса данных исследуемого вычислительного комплекса,

2. Устройство по п. 1, о 7 л и ч а ю щ е е- с я тем, что блок формирования количества адресов и искаженных слов содержит мультиплексор, элемент И, элемент НЕ, триггер, реверсивный счетчик, узел индикации и двоичный счетчик, счетный вход которого и вто0 рой разряд информационного входа мультиплексора подключены к второму счетному входу блока, выход переполнения двоичного счетчика соединен с третьим разрядом информационного входа мультиплек5 сора, управляющие входы которого подключены к первому и второму установочным входам блока, выход мультиплексора соединен с суммирующим входом реверсивного счетчика, вычитающий вход которого

0 подключен к первому счетному входу блока, вход сброса реверсивного счетчика через элемент НЕ соединен с входом сброса блока, разрядные выходы реверсивного счетчика - с входами соответствующих разрядов

5 узла индикации, выход переполнения - с первым выходом блока и с первым входом элемента И. второй вход которого соединен с выходом сброса блока, выход элемента И подключен к установочному входу триггера,

0 вход синхронизации которого соединен с синхровходом блока, инверсный выход триггера подключен к второму выходу блока, к третьему выходу которого подключен прямой выход триггера.

W Г--71Г-1

№3

д-щз

9.№93

2 яс/ошойднэг -одощ j § жла/ам ofox/9g j

Изобретение относится к области вычислительной техники и может быть использовано для моделирования, исследования вероятностных характеристик автоматических средств контроля управляющего вы- числительно го комплекса. Цель изобретения - расширение функциональных возможностей путем формирования потоков сбоев, распределенных по различным законам. Устройство для имитации сбоев содержит блок формирования адреса 1, элемент И 2, блок формирования искаженных слов 3, блок синхронизации 4, блок формирования количества адресов и искаженных слов 5, блок задания начальных условий 6, счетчик 8, триггер 9, ключи 10 и 11. 1 з.п.ф- лы, 5 ил.

t 899C8l