Ячейка памяти Советский патент 1974 года по МПК G11C11/40 

1

Изобретение касается вычислительной техники и предназначено для использования в качестве запоминающего элемента в оперативных запоминающих устройствах цифровых вычислительных систем.

Известны ячейки памяти, содержащие два двухэмиттерных транзистора п-р-п типа, коллектор первого из которых соединен с базой второго, коллектор второго соединен с базой первого, первые эмиттеры двухэмиттерных транзисторов подключены с соответствующим разрядным шинам, а вторые - объединены. В ячейках этого типа в момент записи и считывания информации изменяется величина коллекторной нагрузки с целью увеличения быстродействия.

Такие ячейки памяти характеризуются сложностью схемы, обусловленной наличием больщого количества пассивных компонентов, что снижает надежность схемы, а также значительной мощностью, потребляемой в режиме хранения информации и невысоким быстродействием вследствие малого диапазона изменения тока Б ячейке при переходе от режима хранения информации в режим записи- считывания информации.

Цель изобретения - повыщение надежности, снижение потребляемой мощности в режиме хранения информации и увеличение быстродействия ячейки.

Это достигается введением двух нагрузочных и двух переключающих транзисторов р-п-р типа, причем коллекторы первого двухэмиттерного, первого нагрузочного и второго переключающего транзисторов подключепы к базе первого переключающего транзистора, коллекторы второго двухэмиттерного, второго нагрузочного и первого переключающего транзисторов подключены к базе второго переключающего транзистора, эмиттеры переключающих транзисторов и вторые эмиттеры двухэмиттерных транзисторов подключены к числовой шине, эмиттеры нагрузочных транзисторов подключены к шине питания, а базы

нагрузочных транзисторов подключены к щине смещения.

На чертеже изображена принципиальная схема ячейки памяти.

Ячейка памяти содержит два двухэмнттерных транзистора 1 и 2 п-р-п типа с перекрестными связями, два нагрузочных транзистора 3 и 4 р-п-р типа, коллекторы которых подключены к коллекторам двухэмиттерных

транзисторов, два переключающих транзистора 5 и б р-п-р типа, эмиттеры которых объединены и подключены к числовой шине 7, коллекторы подключепы к базам, а базы - к коллекторам соответствующих двухэмиттерных транзисторов, разрядные шины 8 и 9, щину питания 10, шину смещения 11, усилители 12 и 13 записи-считывания.

Ячейка памяти работает в трех режимах: в режиме хранения информации, в режиме считывания информации и в режиме записи информации.

В режиме храпения информации одип из двухэмиттерных транзисторов 1 или 2 насыщен, а на числовой шине 7 установлен низкий уровень потенциала. Нагрузочные транзисторы р-п-р тина 3 и 4 являются источниками тока и поддерживают ячейку в одном из двух устойчивых состояний в режиме хранения информации. Переключающие транзисторы р-п-р типа 5 и 6 в этом режиме закрыты и не влияют на работу схемы.

Пусть перед считыванием информации двухэмиттерный транзистор 1 был насыщен. При подаче положительного импульса считывания-записи на числовую шину 7 открывается транзистор 5, так как база его оказывается подключенной к насыщенному транзистору 1. Эмиттерный ток насыщенного транзистора 1 резко увеличивается, что обеспечивает резкое повышение напряжения на разрядной шине 8 и быстрое включение усилителя считывания 12. При этом за счет коллекторного тока транзистора 5 обеспечивается увеличение тока базы транзистора 1, необходимое для поддержания его в насыщенном состоянии, так как коллекторного тока нагрузочного транзистора 4 в момент считывания информации для этого недостаточно. Транзисторы второго плеча триггера 2 и 6 закрыты из-за недостаточного напряжения на переходах база- эмиттер. После считывания информации напряжение на числовой шипе 7 понижается и ячейка возвращается в режим хранения информации, не меняя своего состояния.

В режи.ме записи информации на одной из разрядных шин, например на шине 9, с помощью усилителя 13 записи-считывания устанавливается низкий уровень потенциала. Тогда, после подачи импульса на числовую шину 7 ток течет через переход эмиттер-база переключаюшего транзистора 5 в базу двухэмнттерного транзистора 2, к эмиттеру которого приложен низкий уровень потенциала. Двухэмиттерный транзистор 2 открывается и током коллектора этого транзистора закрывается транзистор 1, а также открывается переключаюший транзистор 6. Током коллектора переключающего транзистора 6 закрывается переключающий транзистор 5 и поддерживается в насыщении двухэмиттерный транзистор 2. Ячейка переключилась в другое состояние. После записи информации напряжение на числовой шине 7 понижается и ячейка возвращается в режим хранения информации, изменив свое состояние.

Ячейка памяти проста по конструкции, так как транзисторы 1 и 5, 2 и 6 попарно выполняются в одной д-области, а нагрузочные транзисторы 3 и 4 выполнены в общей п-области для всей матрицы памяти. Так как мощность, потребляемая ячейкой в режиме хранения информации, на несколько порядков ниже

мощности, потребляемой в режимах считывания-заниси, а частота обращения к данному кристаллу оперативного запоминающего устройства невысока, средняя мощность, потребляемая интегральным оперативным заноминающим устройством, изготовленным на основе предлагаемой трапзнсторной ячейки памяти, будет значительно меньше, чем у существующих образцов быстродействующих интегральных запоминающих устройств на биполярных транзисторах.

Предмет изобретения

Ячейка памяти, содержащая два двухэмиттерных транзистора п-р-п типа, коллектор

первого из которых соединен с базой второго, коллектор второго соединен с базой первого, первые эмиттеры двухэмиттерных транзисторов подключены к соответствующим разрядным шинам, а вторые объединены, отличаю ш а я с я тем, что, с целью повышения надежности, снижения потребляемой мощности в режиме хранения информации и увеличения быстродействия, она содержит два нагрузочных и два переключающих транзистора

р-п-р типа, причем коллекторы первого двухэмиттерного, первого нагрузочного и второго переключающего транзисторов подключены к базе первого переключающего транзистора, коллекторы второго двухэмиттерного,

второго нагрузочного и первого переключающего транзисторов подключепы к базе второго переключающего транзистора, эмиттеры переключающих транзисторов и вторые эмиттеры двухэмиттерных транзисторов нодключены к числовой шине, эмиттеры нагрузочных транзисторов нодключены к шине питания, а базы нагрузочных транзисторов подключены к шине смещения.