Ячейка памяти Советский патент 1974 года по МПК G11C11/40 

1

Ячейка памяти касается вычислительной техники и предназначена для использования в качестве элементарного запоминающего элемента в интегральных полупроводниковых матрицах памяти оперативных запоминающих устройств цифровых вычислительных машин.

Известны ячейки памяти, содержащие два многоэмиттерных п-р-п транзистора, эмиттер первого из которых соединен с базой второго, а эмиттер второго-с базой первого, и два токозадающих р-п-р транзистора.

Такие ячейки характеризуются невысоким быстродействием и значительной потребляемой мощностью из-за потерь в нагрузочных р-п-р транзисторах с горизонтальной инжекцией.

Цель предлагаемого изобретения - увеличение быстродействия и уменьшение потребляемой мощности.

Это достигается введением в каждый многоэмиттерный транзистор п-р-п типа по дополнительному эмиттеру, которые через резитор подключены к шине источника питания, а коллекторы многоэмиттерных транзисторов п-р-п типа подключены к базам транзисторов р-п-р типа, соединенным между собой.

На фиг. 1 представлена ячейка, выполненная методом интегральной технологии в общей л-области; на фиг. 2 - принципиальная схема ячейки.

Ячейка содержит инжектирующие транзисторы 1 и 2 р-п-р типа, управляющие многоэмиттерные транзисторы 3 и 4 п-р-п типа с разрядными эмиттерами 5 и 6 считываНИН записи, эмиттерами 7 и 8 хранения и эмиттерами 9 и 10 обратной связи, а также резистор И, связывающий эмиттеры хранения с шиной 12 питания. Эмиттеры инжектирующих транзисторов подсоединены к шине 13 питания. Разрядные шины 14 и 15 соединяют разрядные эмиттеры с усилителями 16 и 17 считывания записи.

Ячейка работает в трех режимах: в режиме хранения информации, в режиме считывания

информации, в режиме записи информации. Пусть в хранения информации транзистор 4 насыщен. Тогда ток, протекающий от источника по шине 13 питания через транзистор 2, попадает в базу транзистора 4 и поддерживает его в насыщенном состоянии. Ток, протекающий через транзистор 1, направляется к эмиттеру 10 обратной связи, поэтому транзистор 3 остается закрытым. Транзисторы 1 и 2 постоянно поддерживаются в открытом состоянии коллекторным током одного из открытых транзисторов 3 или 4. Ток насыщенного транзистора 4 через эмиттер хранения течет в резистор 11, который является в режиме хранения информации токозадающим. Этот резистор может выполняться

как для каждой ячейки в отдельности, так и общим для ряда ячеек в зависимости от степени развития технологии.

В момент считывания информации напряжение на шине 13 питания повышается. Соответственно повышается напряжение па резисторе 11 и на разрядном эмиттере 6 насыщенного транзистора 4, который подключен к разрядной шине 15. Часть тока от источника питания, протекая в разрядную шину 15 через насыщенные транзисторы 1, 2 и 4, включает усилитель считывания-записи 17. На выходе усилителя 17 формируется импульс, соответствующий записанной информации.

После считывания информации напряжение па шине 13 питания уменьшается и ячейка переходит вновь в режим хранения информации, не меняя своего состояния.

Для записи информации на одной из разрядных шин, к примеру на шине 14, с помощью усилителя 16 считывания-записи устанавливается низкий уровень потенциала. Тогда, после повышения напряжения на шине 13 питания ток, протекающий через коллектор насыщенного транзистора I, переключается в базу транзистора 3, так как на разрядный эмиттер 5 этого транзистора подается низкий уровень потенциала. Транзистор 3 насыщается и током эмиттера обратной связи 9 закрывает транзистор 4. Схема переключалась в другое состояние. После записи информации напряжение на щине питания уменьшается, ток насыщенного транзистора 3 переключается в э.миттер 7 хранения и в резистор I Г,, а ячейка переходит в режим хранения информации уже в новом состоянии. Ток в режиме хранения инфор.мации может

быть на несколько порядков меньше тока, включающего усилитель считывания информации и тока, переключающего ячейку в другое состояние в момент записи информации, чем обеспечивается малая потребляемая мощность. В то же время в схеме предусмотрен высокий уровень токов в режимах записи и считывания информации, что обеспечивает высокое быстродействие ячейки памяти. Ячейка памяти изготавливается обычными

методами интегральной технологии, применяемыми при производстве схем на биполярных транзисторах.

Предмет изобретения

Ячейка памяти, содержащая два многоэмиттерных п-р-п транзистора, эмиттер первого из которых соединен с базой второго, а эмиттер второго - с базой первого и два токозадающих р-л-р транзистора, отличающаяс я тем, что, с целью увеличения быстродействия и уменьшения потребляемой мощности, каждый многоэмиттерный транзистор п-р-п типа содержит но дополнительному эмиттеру., которые через резистор подключены к шине

источника питания, а коллекторы многоэмиттерных транзисторов п-р-п типа подключены к база.м транзисторов р-п-р типа, соединенны.м между собой.