Ячейка памяти Советский патент 1975 года по МПК G11C11/40 

шинам 8 и 9. Шина питания 10 объединяет эмиттеры нагрузочных транзисторов, а шина смеш,ения 11 - базы нагрузочных и эмиттеры нереключающих транзисторов. Усилитель записи-считывания 12 управляет работой ячейки с помощью разрядных шин.

Шина смеш,епия 11 соединена через диод 13 с разрядной шиной 7, которая, в свою очередь, через токозадаюш,ий резистор 14 подключена к отрицательной шине 15 источника питания.

Ячейка памяти работает в трех режимах:

1)режим хранения информации;

2)режим считывания информации;

3)режим записи информации.

В режиме хранения информации к шине 10 приложен низкий уровень напряжения. Нагрузочные транзисторы р-п-/;-типа 3 н 4 являются источниками тока хранения и поддерживают ячейку в одном из двух устойчивых состояний в этом режиме работы. Необходимый ток коллекторов транзисторов 3 и 4 задается базовым током этих транзисторов через диод 13 и резистор 14. 11ереключаюш,ие транзисторы р-п-р-типа 5 и 6 в этом режиме закрыты, так как закрыты эмиттеры двухэмиттерных транзисторов 1 и 2, подключенные к разрядным шинам 8 и 9, а падение напряжения на диоде 13 недостаточно для открывания переключаюш,его транзистора, база которого подключена к коллектору насыш,енпого двухэмиттерного транзистора.

Пусть перед считыванием информации двухэмиттерный транзистор 1 был насыщен. В момент считывания потенциал на шине литания 10 увеличивается. Это ведет за собой увеличение потенциала на шиие смещения 11, к которой подключены эмиттеры переключающих транзисторов 5 и 6. Транзистор 5 открывается, так как база его подключена к коллектору насыщенного транзистора 1, а эмиттер транзистора 1, подключенный к разрядной шине 8, после некоторого увеличения потенциала на шине питания 10 фиксируется достаточно низким уровнем входного напряжения усилителя записи-считывания 12. Эмиттерпый ток насыщенного транзистора 1 резко увеличивается, что обеспечивает быстрое включение усилителя 12. Нри этом за счет коллекторного тока транзистора 5 обеспечивается увеличение тока базы транзистора 1, необходимое для поддержания его в насыщенном состоянии, так как коллекторного тока нагрузочного транзистора 4 в момепт считывания информации для этого недостаточно. Транзисторы 2 и 6 закрыты из-за недостаточного для открывания напряжения па переходах база-эмиттер. После считывания информации напряжение на шине питания 10 понижается, и ячейка возвращается в режим хранения информации, не изменив своего состояния.

В режиме записи информации на одной из разрядных щин, например на шине 9, с помощью усилителя записи-считывания 12 устанавливается низкий уровень потенциала. Тогда, после увеличения потенциала на щине питания 10, ток течет в базу двухэмиттерного транзистора 2, к эмиттеру которого приложен низкий уровень потенциала. Транзистор 2 открывается, и током коллектора этого транзнстора закрывается транзистор 1, также открывается переключающий транзистор 6. Током коллектора переключающего транзистора 6 закрывается транзистор 5 и поддерживается в насыщении транзистор 2. Ячейка переключилась в другое состояние. После записи информации напряжение на щине 10 понижается, транзистор 6 закрывается, и ячейка возвращается в режим хранения информации, изменив свое состояние.

Ячейка памяти проста по конструкции, так как транзисторы 1 и 5, 2 и 6 понарно выполняются в одной л-области, а нагрузочные транзисторы 3 и 4 выполнены в общей /г-области для целого слова матрицы памяти. Так

как мощность, потребляемая ячейкой в режиме хранения информации, на несколько порядков ниже мощности, потребляемой в режимах записи-считывания, а частота обращения к данному кристаллу оперативного запоминающего устройства невысока, средняя мощность, потребляемая интегральным оперативным запоминающим устройством, изготовленным на основе предлагаемой транзисторной ячейки памяти, будет примерно равна мощности, потребляемой устройством в режиме хранения информации.

Экспериментальные исследования, проведенные на интегральных образцах описанной ячейки, полностью подтверждают выводы, изложенные выше.

Формула изобретения

Ячейка намяти, содержащая первый и второй двухэмиттерные транзисторы п--р-л-типа, причем база первого соединена с коллектором второго, а база второго - с коллектором первого, первые эмиттеры обоих транзисторов подключены к соответствующим разрядным шинам, вторые - к числовой шине, к

коллекторам первого и второго двухэмиттерных транзисторов подключены соответственно базы первого и второго переключающих и коллекторы первого и второго нагрузочных р-п-р-транзисторов, к базе каждого двухэмиттерного транзистора подключены коллекторы соответствующего переключающего транзистора, а эмиттеры нагрузочных транзисторов подключены к шине питания, отличающаяся тем, что, с целью повышения

быстродействия ячейки, в ней эмиттеры переключающих транзисторов подключены к базам нагрузочных и к щине смещения.