Микропрограммное устройство управления Советский патент 1974 года по МПК G06F9/12 

1

Изобретение относится к вычислительной технике, в частности к устройствам управления цифровых вычислительных машин.

Известно микропрограммное устройство управления, содержащее два запоминающих блока, первые входы которых соединены с первыми выходами соответствующих регистров адреса, при этом первый вход одного регистра адреса соединен с первым выходом другого запоминающего блока. Однако необходимость введения «пустых микрокоманд для обеспечения возможности перехода от нечетных микрокоманд к нечетным и от четных к четным микрокомандам увеличивает затраты оборудования.

Цель изобретения - упрощение устройства. Для осуществления этой цели предлагаемое устройство содержит две схемы И, два триггера, два коммутатора, причем выход каждого коммутатора соединен с вторым входом соответствующего регистра адреса, выход каждой схемы И соединен с вторым входом соответствующего запоминающего блока, вторые входы запоминающих блоков соединены со счетными входами соответствующих триггеров, единичный выход одного триггера соединен с первым входом другой схемы И, второй вход одной схемы И соединен с первым входом другого коммутатора и с соответствующим входом устройства, второй вход каждого коммутатора соединен с нулевым выходом соответствующего триггера, а третий вход одного коммутатора соединен с вторым выходом другого регистра адреса.

На чертеже приведена блок-схема устройства.

Микропрограммное устройство управления содержит триггеры 1 и 2, коммутаторы 3 и 4, схемы И 5 и 6, регистры адреса 7 и 8, запоминающие блоки 9 и 10. Входы устройства 11 и 12 и первые выходы 13 и 14 и вторые выходы 15 и 16 запоминающих блоков.

Устройство работает следующим образом. Пусть в исходном состоянии триггеры I и 2

находятся в единичном состоянии и пусть на регистре адреса 7 (8) находится адрес микрокоманды, подлежащей считыванию. Так как триггер I (2) находится в единичном состоянии, то он разрешает прохождение поступившего на вход 11 (12) тактового импульса через схему И 5 (6) и запрещает передачу содержимого регистра адреса 7 (8) через коммутатор 4 (3) на регистр адреса 8 (7). С приходом на вход схемы И 5 (6) первого тактового импульса на выходе запоминающего блока 9 (10) через некоторое время появится считанная микрокоманда. В том случае, когда отсутствует необходимость перехода от нечетной (четной) микрокоманды к нечетной (четной)

микрокоманде, со второго выхода 15 (16) запоминающего блока 9 (10) считывается каждый раз нулевой сигнал, который не производит никаких изменений в состоянии триггеров

1и 2. При этом разблокированы схемы И 5 и 6, но заблокированы коммутаторы 3 и 4. Устройство в этом случае работает аналогично известному. При необходимости перехода от нечетной (четной) микрокоманды к нечетной (четной) на втором выходе 15 (16) запоминающего блока 9 (10) в считываемой микрокоманде в дополнительном разряде записывается единица, которая устанавливает триггер

2(1) в противоположное состояние, т. е. в нулевое. При этом триггер 2 (1) блокирует прохождение тактового импульса через схему И 6 (5) и разблокирует коммутатор 3 (4). При этом адрес следующей микрокоманды, занесенный адресной частью считанной микрокоманды на регистр адреса 8 (7) первым тактовым импульсом, перезаписывается через коммутатор 3 (4) па регистр адреса 7 (8). Таким образом, к приходу второго тактового импульса на схему И 5 (6) на регистре адреса 7 (8) уже установлен адрес считываемой микрокоманды. Если после этой считываемой микрокоманды необходимо вновь перейти к четной (нечетной) микрокоманде, то в считываемой микрокоманде появится сигнал, который по второму выходу 15 (16) запоминающего блока 9 (10) установит триггер 2 (1) в противоположное, т. е. в единичное состояние. Далее процесс повторяется аналогично описанному.

Предмет изобретения

Микропрограммное устройство управления, содержащее два запоминающих блока, первые входы которых соединены с первыми выходами соответствующих регистров адреса, а первый вход одного регистра адреса соединен с первым выходом другого запоминающего блока, отличающееся тем, что, с целью упрощения устройства, оно содержит две схемы И, два триггера, два коммутатора, причем выход каждого коммутатора соединен с вторым входом соответствующего регистра адреса, выход каждой схемы И соединен с вторым входом соответствующего запоминающего блока, вторые выходы запоминающих блоков соединены со счетными входами соответствующих триггеров, единичный выход одного триггера соединен с первым входом другой схемы И, второй вход одной схемы И соедипен с первым входом другого коммутатора и соответствующим входом устройства, второй вход каждого коммутатора соединен с пулевым выходом соответствующего триггера, а третий вход одного коммутатора соединен с

вторым выходом другого регистра адреса.