Запоминающее устройство с автономным контролем Советский патент 1975 года по МПК G11C29/00 

1

Известно ЗУ с автоиомным контролем, содержащее накопитель, подключенный к регистру адреса и через первую и вторую группы схем «И к регистрам числа, блок обнаружепия неисправности, один вход которого соединен с дополнительными разрядами выходного регистра числа, информационные разряды которого подключены к одним входам третьей группы схем «И, и блок управления.

Однако в таком ЗУ число дополнительных разрядов и, особенно специальной аппаратуры резко увеличивается при увеличепии допустимого числа неисправных запоминающих элементов в ячейке накопителя (включая дополнительные разряды). Число неисправных ячеек в накопителе бывает сравнительно невелико и часто составляет доли процента от общего числа ячеек. Оно достигает максимума при изготовлении первых экземпляров накопителя и уменьшается по мере улучшения технологии изготовления накопителя, поэтому применение самокорректирующих кодов и связанное с этим увеличение количества добавочного оборудования оказывается во многих случаях экономически нецелесообразным.

Описываемое устройство отличается от известного тем, что оно содержит блок повторения цикла и блок выделения адреса, входы которого подключены соответственно к выходам основных разрядов выходного регистра

2

числа, блока обнаружения неисправности и блока управления, а выход - ко входу регистра адреса. Выход блока обнаружения неисправности соединен с другими входами третьей группы схем «И, входом блока управлепия и ОлТ.ним из входов блока повторепия цикла, другой вход которого подключен к блоку управления, а выход - к другому входу блока обнаружения неисиравиости и блоку управления.

Это позволяет упростить устройство и иовысить его надежность.

Блок-схема ЗУ изображена на чертеже.

Устройство содерлчит накопитель 1 с дополнительными разрядами 2, блок управления 3, регистр адреса 4, выходной регистр числа 5 с информационными 6 и дополнптельными 7 разрядами, входной регистр числа 8, первую группу схем «И 9, вторую группу схем «И 10, блок обнаружения иеисправиости 11, состоящий из схемы выделения признака неисправной ячейкп 12 и схемы фиксировапня неисправности 13, блок выделения адреса 14, блок повторе11 1я цикла 15 и третью группу схем «И 16.

Входы блока 14 подключены соответственно к выходам основных разрядов 6 регистра числа 5, блоков 11 и 3, а выход - ко входу регистра адреса 4. Выход блока 11 соелТ,инен с одними из входов третьей группы схем «И

16, входом блока 3 и одним из входов блока 15, другой вход которого подключен к блоку уиравлення, а выход - к блокам 3 и 11.

Введенные в устросйтво блоки 14 и 15 используются следующим образом. С помощью дополиительиых разрядов 2 метят все ненснравиые ячейки накопителя 1. Для этого используют либо одии иолностью годиый разряд (при его наличии в иакопителе), либо несколько разрядов, содержаи1,их иеисиравные запоминающие элементы и составляющих в совокупиости иолиостью годиый разряд. В каждую иеисправиую ячейку записывают каким-либо избыточным кодом так называемый «адрес переадресации, т. е. адрес исправной ячейки, в которой хранится требуемая для ЦВМ информация. При обращении к устройству по призиаку пеисправиости, хранящемуся в дополиительных разрядах, из кода, считанного из иеисправной ячейки, восстанавливают код «адреса переадресации. Наиример, если «адрес переадресации записать, повторив его нечетное колнчество раз, сколько иозволяет разрядность ячейки, т. е. в виде

... а а,а... а ... .. .а . .,

2/fe-fl

1

где aia2...ap - двоичное представление «адреса переадресации,

с тем, чтобы потом выделить его по мажоритарному принципу, то число неисправных заиомииающих элементов в ячейке не должно превыщать k.

Любое обращение к ЗУ начинается со считывания. По коду адреса, поданному на регистр адреса 4, и сигналу запуска, поступивщему на вход блока управления 3, происходит считывание информации из накопителя 1 и его дополнительных разрядов 2 на регистр числа 5. При отсутствии признака неисправной ячейки схема фиксирования неиснравиости 13 разрешает выдачу информации с регистра числа 5 через группу схем «П 16, блокирует работу блока выделения адреса 14 и блока повтореппя цикла 15, и не оказывает влияния на работу блока управления 3. В этом случае устройство работает как обычно, нсключая то, что код числа при заииси постуиает в накопнтель 1 через группу схем «И 9 с регистра числа 8. Если же ироизощло обращение к неисправной ячейке накопителя 1, схема |фиксирования неиснравиости 13 запреHj,aeT выдачу кода с регистра числа 5 через группу схем «И 16, открывает входы блока выделения адреса 14 для приема кода с регистра числа 5, подготавливает к работе блок повтореппя цикла 15 п переводит блок управления 3 в режим регенерации независимо от

режима обращения к устройству. Код, считанный из иакопителя 1 на регистр числа 5, поступает с последиего в блок выделения адреса 14, где из него выделяется код «адреса переадресации. Одновременно этот код через груииу схем «И 10 заиисывается обратно в накопитель 1. По окончании цикла работы ЗУ блок уиравления 3 передает код «адреса цереадресации с блока выделения адреса 14 на

регистр адреса 4 и зануекает блок иовторення цикла 15. Сигналы с последнего поступают на вход блока управления 3 и осуществляют иовторное обращение к устройству, блокируя на все время цикла работу схемы выделения признака неисправной ячейки 12.

При повторном обращении устройство работает аналогичио.

Во всех случаях обращения к любой ячейке накопителя 1 код, считанный с донолнительных разрядов 2 на регистр 5, перезаписывается в дополнительиые разряды 2 через группу схем «И 10.

Для тестовой проверки накопителя 1 и дополнительных разрядов 2 и записи кода, содержащего в себе «адрес переадресации, в неисправные ячейки накопителя 1 и кода, хранящего признак неисправной ячейки, в дополнительные разряды 2, на вход схемы выделения призиака неисправной ячейки 12 подается

впещний сигнал, который запрещает его работу. Эти коды занисываются через регистр числа 8 и группу схем «И 9.

Предмет изобретения

Запоминающее устройство с автономным контролем, содержащим накопитель, подключенный к регистру адреса и через первую и вторую груииу схем «И к регистрам числа,

блок обнаружения неисправности, один вход которого соединен с дополнительными разрядами выходного регистра числа, информационные разряды которого подключены к одним входам третьей груииы схем «И, и блок управления, отличающееся тем, что, с целью упрощения устройства и повыщения его надежности, оно содержит блок повторения цикла и блок выделения адреса, входы которого нодключены соответственно к выходам

основных разрядов выходного регистра числа, блока обнаружения неисиравности и блока уиравления, а выход - ко входу регистра адреса; выход блока обнаруження неисправности соединен с другимп входами третьей группы

схем «И, входом блока управлення и одним из входов блока повторения цикла, другой вход которого подключен к блоку управления, а выход - к другому входу блока обиаружеппя неисправности и блоку управления.