Устройство для вычисления элементарных функций Советский патент 1977 года по МПК G06F7/38 

1

Изобретение относится к области вычислительной техники и может быть использовано для аппаратного вычисления квадратного корня и возведения в квадрат заданного аргумента в специализированных вычислительных устройствах и машинах.

Известно устройство для вычисления элементарных функций, содержащее два одноразрядных сумматора-вычитателя, три сдвигающих регистра, блок памяти, блок анализа знака и блок управления 1.

Выходы двух сдвигающих регистров соединены с первыми входами двух одноразрядных сумматоров-вычитателей, выходы которых соответственно соединены со входами этих регистров, выход блока иамяти соединен со вторым входом первого одноразрядного сумматора-вычитателя. Второй выход первого сдвигающего регистра соединен со входом блока анализа знака, выход которого соединен со входом управления одноразрядного cyiMMaTOpa-вычитателя.

Недостатком его является сложность и невысокая точность вычисления элементарных функций.

Наиболее близким техническим решением к данному предложению является устройство для вычисления элементарных функций, содержащее четыре сдвигающих регистра, выходы трех из которых соединены с первыми

входами соответствующих одноразрядных сумматоров-вычитателей, выходы которых соединены со входами соответствующих сдвигающих регистров, второй выход первого сдвигающего регистра соединен с первым входом блока анализа знака, выходы которого соединены с управляющими входами всех четырех одноразрядных сумматоров-вычитателей, а выходы блока управления соединены

с управляющими входами сдвиговых регистров и входом блока памяти, первый выход которого соединен со вторым входом первого одноразрядного сумматора-вычитателя. Недостатком его является то, что в этом

устройстве операция возведения в квадрат может быть выполнена только косвенным путем при помощи перемножения, при этом требуется произвести перестройку связей между блоками. Кроме того, в этом устройстве

действия производятся над двоично-десятичными кодами, что определяет сложность устройства.

Целью изобретения является расщирение функциональных возможностей устройства

(вычисление квадратного корня или квадрата) без перестройки структуры. Последнее позволяет повысить надежность.

Указанная цель достигается тем, что второй вход второго одноразрядного сумматоравычитателя подсоединен к первому выходу

блока памяти, второй выход которого соединен с первым входом третьего одноразрядного сумматора-вычитателя, выход которого соединен со вторым входом четвертого одноразрядного сумматора-вычнтателя, второй выход третьего сдвигающего регистра подсоединен ко второму входу блока анализа знака, а второй выход второго сдвигающего регистра подсоединен ко входу четвертого сдвигающего регистра, выход которого соединен со вторым входом третьего одноразрядного сумматора-вычитателя.

Блок-схема предлол енного устройства изображена на чертеже.

Устройство содержит одноразрядные сумматоры-вычитатели 1-4 комбинационного типа, сдвигающие регистры 5-8, блок памяти 9, блок анализа знака 10 и блок управления 11. Выходы сумматоров-вычитателей 1, 2 и 4 соединены со своими первыми входами через сдвигающие регистры 5, 6 и 7 соответственно. На вторые входы сумматоров-вычитателей 1 и 2 подсоединен первый выход блока 9, второй выход которого подсоединен к первому входу сумматора-вычитателя 3.

Блок 9 выполнен в виде одностороннего запоминающего устройства таким образом, что по одному адресу одновременно записано два слова (константы вида ) и 2-2(,ж) где / - помер итерации), а выборка их производится поразрядно каждым тактовым (сдвигающим) импульсом. Блок анализа знака 10 выполнен, например, в виде триггера с логическими элементами. Блок управления 11 содержит генератор тактовых сдвигающих импульсов, распределитель, счетчик и логические элементы. Входом устройства в случае вычисления квадратного корня является вход сдвигаюш.его регистра 7, а выходом - выход сдвигающего регистра 6. В случае вычисления квадрата входом устройства является вход сдвигаюпхего регистра 5, а выходом - выход сдвигающего регистра 7.

Такое выполнение схемы устройства позволяет производить вычисление квадратного корня и квадрата заданного аргумента. Устройство работает следующим образом.

При вычислении квадратного корня в третий сдвигающий регистр 7 в параллельном коде вводят заданный аргумент. Первый, второй и четвертый сдвигающие регистры 5, 6, и 8 устанавливают в нулевые состояния.

Цикл вычисления состоит из л-итераций, где п-число разрядов аргумента. Каждая итерация выполняется последовательно. В каледой итерации ячейки, состоящие из сумматоров-вычитателей 1-4 и сдвигающих регистров 5-8, работают параллельно. На блок 10 подается значение знакового разряда сдвигающего регистра 7. Со второго выхода блока 10 на сумматор-вычитатель 4 подается сигнал управления, определяющий режим вычитания. Режим работы остальных сумматоров-вычитателей 1, 2 и 3 определяется сигналом управления с первого выхода блока 10.

При положительном знаке содержания сдвигающего регистра 7 в сумматоре-вычитателе 1 производится вычитание, а в сумматорахвычитателях 2 и 3 производится сложение, при отрицательном - сложение и вычитание соответственно.

В каждой итерации производится в сумматоре-вычитателе 2 алгебраическое сложение очередной константы вида 2-(+1) с предыдущим содержанием сдвигающего регистра 6. В сумматоре-вычитателе 3 производится алгебраическое сложение сдвинутого на содерл ания сдвигающ.его регистра 6 с очередной константой вида 2-(-+i). В сумматоре-вычитателе 4 производится вычитание полученного в сумматоре-вычитателе 3 результата из содерлхания сдвигающего регистра 7. Результаты итерации с выходов сумматоров-вычитателей 1, 2 и 4 младшими разрядами внеред

записываются в старщие освоболедающиеся при сдвиге разряды сдвигающих регистров 5, 6 и 7 и продвигаются ири помощи тактовых (сдвигающих) импульсов к началу сдвигающих регистров 5-7. Соответствующее

количество тактовых импульсов для продвил ения информации в сдвигающих регистрах 5-8 подается с выходов блока 11 управления. После выполнения п итераций в сдвигающем регистре 6 находится значение квадратного корня.

При вычислении квадрата заданный аргумент подается в параллельном коде в сдвигающий регистр 5. Сдвигающие регистры 6- 8 устанавливаются в нулевое состояние.

На блок 10 подается значение знакового разряда сдвигающего регистра 5. Со второго выхода блока 10 на сз-мматор-вычитатель 5 подается сигнал управления, определяющий . работы остальных

сумматоров-вычитателей 1-3 остается прежним. В остальном процесс вычисления квадрата совершенно аналогичен вышеописанному. После выполнения п итераций в сдвигающем регистре 7 находится значение квадратного аргумента.

Время вычисления квадратного корня или квадрата равно в тактах T (m- т, где т - число дополпительных разрядов для комненсацип погрещности при сдвиге.

Наличие связей между вторым входом второго одноразрядного сумматора-вычитателя и первого входа блока памяти, второй выход которого соединен с первым входом третьего одноразрядного сумматора.-вычитателя, выход

которого соединен со вторым входом четвертого одноразрядного сумматора вычитателя, и второго выхода третьего сдвигающего регистра с вторым входом блока анализа знака, а также второго выхода второго сдвигающего регистра с входом четвертого сдвигающего регистра, выход которого соединен со вторым входом третьего одноразрядного сумматора вычитателя позволяет расширить функциональные возможности устройства, т. е.

вычислять функции квадратного корня и возведения в квадрат без перестройки структуры.

Формула изобретения

Устройство для вычисления элементарных функций, содержащее четыре сдвигающих регистра, выходы трех из которых соединены с первыми входами соответствующих одноразрядных сумматоров-вычитателей, выходы которых соединены со входами соответствующих сдвигающих регистров, второй выход первого сдвигающего регистра соединен с первым входом блока анализа знака, выходы которого соединены с управляющими входами всех четырех одноразрядных сумматоров-вычитателей, а выходы блока управления соединены с управляющими входами сдвигающих регистров и входом блока памяти, первый выход которого соединен со вторым входом первого одноразрядного сумматоравычитателя, отличающееся тем, что, с целью расщирения функциональных возможностей, второй вход второго одноразрядного

сумматора-вычитателя подсоединен к первому выходу блока памяти, второй выход которого соединен с первым входом третьего одноразрядного сумматора-вычитателя, выход которого соединен со вторым входом четвертого одноразрядного сумматора-вычитателя, второй выход третьего сдвигающего регистра подсоединен ко второму входу блока анализа знака, а второй выход второго сдвигающего

регистра подсоединен ко входу четвертого сдвигающего регистра, выход которого соединен со вторым входом третьего одноразрядного сумматора-вычитателя. Источники информации, принятые во внимание при экспертизе:

1.Король В. Я., Оранский А. М., Рейхенберг А. Л. Быстродействующие интерационные методы вычисления квадратного корня. «Теория и применение математических мащин, Минск, изд. БГУ им. В. И. Ленина, 1972, стр. 162-163.

2.Патент Великобритании № 1 321 067, G 4А, опубл. в 1973.