Устройство для вычисления корня четвертой степени Советский патент 1977 года по МПК G06F7/38 

(54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КОРНЯ ЧЕТВЕРТОЙ

СТЕПЕНИ

гистра соединен со входом седьмого сдви- Гйющего регистра, первый выход которого через десятый сумматор-вычитатель соединен со BTopr iM входом четвертого сумматора-сычитате/ш. Второй и третий выходы

седьмого сдвигающего регистра соединены через одиннадцатый, пятый и шестой сумматоры-вычнтатели с вторым входом восьмого . сумматора-вычитателя. Второй выход третьего сдвигающего регистра соединен с входом восьмого сдвигающего регистра, выходы которого соединены со входами двенадцатого и тринадцатого сумматоро&-вычитателей. Выход четвертого сдвигающего pi гистра соединен со входом девятого cдвигa ющего регистра, выход которого соединен со входом десятого сумматора-вычитателя. Второй выход пятого сдвигающего регистра соединён со входом блока анализа схсднмооти. Выход третьего сумматора-вьгчитателя соединен со вторыми входами седьмого сумматора-вычитателя, выход четвертого - со входом четырнадцатого сумматора-вычитате- ,ля, на второй вход которого подсоединен ; ВЫХОД двенадцатого сумматора-вычитателя. ;Выход четырнадцатого сумматора-вычитателя соединен со вторым входом девятого сумматора-вычитателя, выход тринадцатого сумматора-вычитателя - со вторым входом шес того сумматора-вычитателя. Третий выход пятого сдвигающего регистра подключен- ко входу блока анализа знака, а первый вход ; второго сумматора-вычитателя соединен со вторым входом третьего сумматора-вычктателя.,

На чертеже приведена блок-схема устройства для вычисления корня четвертой степени..

Устройство содержит оддюразрядные сумматоры-вычитатели 1-14 комбинационного типа, сдвигающие регистры 15-23, блок 24 памяти, блок 25 анализа сходимости, блок 26 анализа знака и блок 27 управл& ния.

; Выходы сумматоро -вычитателей 1,2, 17 8 и 9 соответственно соединены со входами сдвигающих регистров 15-19, выходы жоторых соединены соответственно с дервы;ми- входами этих сумматоров-вычитателей. Выход блока 24 памяти соединен со вторым входом сумматора-вьгчнтателя 1. Второй :выход второго I регистра 16 соединен со ; входом седьмого регистра 21, первый вы, ход (от последнего младшего дополнительного разряда) которого соединен со входом сумматора-вычитателя 10, а второй и третий выходы - со входами сумматора-вьрштателя 11, Второй выход третьего регистр ,ра 17 соединен со входом восьмого регист ра 22, первый выход (от последнего младliiero дополнительного разряда) которого соединен со входом сумматора-вычитателя

12,второй выход - со вторыми входами сумматоров-вычитателей 12 и 13, На вход последнего подсоединен третий выход регистра 22, Второй выход четвертого регистра 18 соединен со входом девято го регистра 23, выход которого (от последнего младщего дополнительного разряда) соединен со. вторым входом сумматора-вычитателя 10. Второй выход (выходы всех информационных разрядов) пятого регистра 19 соединен со входом блока 25 анализа сходимости, выход которого соединен со входом блока 27 управления. Третий выход (выход знакового разряда) регистра 19 соединен со входом блока 26 анадиза , выход которого соединен с управляющими входами йумматоров-вычитателей 1-6, Первый выход (от последнего младщего разря- да) щестого регистра 20 соединен со вто

. рыми входами сумматорОЕНВЬР итателей 2 и 5 и с первым входом cyivfMaTopa-Bbi4KTaTe-i ля 4, Второй выход (от последнего разряда) регистра 2 О соединен со входом сумматора-вьиитателя 3, выход которого соединен со вторым входом сумматора-вычита теля 7. Выход сумматора-вычитателя 10 соединен со вторым входом сумматора-вьь читателя 4, выход которого соединен со входом сумматора-вычитателя 14, Выход сумматора-вьгаитателя. 11 соединен с перк. вым входом cyMNdaTOpa-вьгчитателя 5, выход которого соединен со входом сумматсь ра-вьгаитателя 6, на второй вход которого подсоединен выход сумматора-вь1читателя

13,а выход соединен со вторым входом сумматора-вычитателя 8, Выход сумматора-вычитателя 14 соединен со вторым (вычитающим) входом сумматора-вычитателя 9.

Первый вход сумматора-вычитателя 2 сое: динен со вторым входом .сумматора-вычита теля 3. Выходы блока 27 управления соединены с управляющими входами всех регистров 15-23 и входом чтения блока 24 памяти.

Входом устройства являются входы разрядов регистра 19. Выходом устройства для функции корня четвертой степени из аргумента X являются выходы регистра 15, Выходом устройства для функции корня чет вертой степени из куба аргумента являются выходы разрядов регистра ISi

Блок 24 односторонней памяти выполнен с поразрядным считыванием очередной константы вида где j - номер итерации.

Блок 25 анализа сходимости представляет собой цифровую схему сравнения с логическим нулем. Блок 26 анализа знака выполнен, например, в виде триггера с логическими элемен тами. Блок 2 7 управления содержит генератор тактовых сдвигающих импульсов, счетчик распределитель и логические элементы. В основу вычисления положен принцип псевдоделения и псевдоумножения в итера1дионном процессе по разностно-итерацион-j, ному алгоритму, состоящему из системы рекуррентных разностных соотношений: Zj,, 2Zj-4i(4aj.4cj)-6bj-di, . „ pl,Z:50 .,,o j. b..r,, j..) j..., ,l,...,n. Операции алгоритма Ььгаошшются при помощи элементарных операций cлoжeниs iвычитания ; и сдвига. Цикл вычисления соо|тоит из vni+4 итераций, где И - число разрядов аргумента X. В каждой итерации все рекуррентные соотношения решаются паралпепьно. Каждое peKjrgipeHTHoe соотноще :Ше вычисляется последовательно за М4hi тактов, где т - число дополнительных раз рядов для компенсации погрешности усечв ния при сдвиге. Устройство для вычисления корня четвер ,той степени работает следующим образом. Первоначально все сдвигающие регистры устанавливаются в гулевое состояние. ЗаЬанный аргумент X в параллельном коде вводят в регистр 19. Включается генератор тактовых импульсов в блоке 27, и с выходов последнего выдается последователь iкость (серия) тактовых сдвигающих соБ в каждой итерации. Тактовые импульсы продвигают содержимое сдвигающих регист ров на входы одноразрядных сумматороввычитателей,-,- в которых производится поразрядное сложение или вычиташге соответствующих значений. Результаты операций с выходов сумматоро&-вычитателей 1, 2, 7, 8 и Э записываются младщими разрядами , рперед в освобождающиеся при сдвиге старшие разряды регистров 15-19 и продвигаются в сторо}гу младших разрядов. После каждой итерации в сдвигающих регистрах записаны промежуточные результаты. Перед началом каждой итерации, кроме первой, содержимое регистра 20 сдвигается на три разряда в сторону ылйдших разрядов, содержимое регистра 16 - на два разряда, и содержимое регистра 17 - на один разряд. Тактовые импульсы для дополнительного сдвига подаются с выходов 28-3 О блока управления. После каждой итерации по йнаку содержимого в регистре 19 блок 26 анализа знака вырабатывает сигнал, опрвдепяк щий режим сложения-вычитания в суммато-i ipax-вычитатепях 1-6, При попожитепьном знаке происходит сложение, при отрицательНОМ - вычитание. Суммато|.вычитатель 9 работает тодько в режиме вычитания, остальные сумматоры-вычитатепи - только в режиме сложения. После выполнения М + li итераций или при равенстве нулю содержимого регистра 19 (в последнем случае блс J25 вьща;ет сигнал запрета в блок 27, и ; подача тактовых импульсов йа следующей итерации прекращается) в регистре 15 на1ходится значение корня четвертой степени ;из аргумента, в регистре 18 - значение корня четвертой степени из куба аргумента, а в регистре 17 - значение квадратно- го корня аргумента. Время вычисления корня четвертой степени в тактах равно IT к +nfm - j + m . Время вычисления корня четвертой сто|Пени значительно меньше времени вычисле- }ния известными устройствами. Бл 1годаря асинхронному режиму процесса вычисления путем прерьшания процесса при равенстве нулю содержимого регистра 19 для боль щинства значений аргумента время вычиоления дополнительно сокращается Б среднем ,до 5О%. Параллельно-последовательная структура предложенного устройства обладает простотой схемных решений из стандартнь1х ци(| ровых элементов и может быть изготовлена в виде одной БИС. Устройство отвечаег требованиям максимальной надежности, бы-г стродействия, аппаратурных затрат, унификации и технологичности. Устройство обладает минимальными аппаратурными затратами для работы в реальном масштабе времени. Информация вводится и выводится в цифровой форме, что позволяет легко сопря: гать устройство с другими вычислительными цифрювыми устройствами. . Формула изобретения Устройство для вычисления корня чет вертой степени, содержащее блок управлейия, выходы которого соединены с управляющими входами сдвигающ15х регистров, сум маторы-вычитатели, блок анализа знака, выход которого подключен к управляющим вxoдa первого, второго, третьего, чвтвер того, пятого и шестого сумматоро&-вычита;тепвй, блок памяти, выход которого соеди,нен с входом первого сумматора-вычитателя, отличающеес,я тем, что, с целью расширения функциональных возможностей, в него введен блок анализа сходи- мости, выход которого соединен со входом блока управления; выходы первого, второго, седьмого, восьмого и девятого сумматороввычитателей|1 соответственно соединены со {Входами первых пяти сдвигающих регистров, ВЫХОДЫ которых соответственно соединены с первыми входами указанных сумматоров .вычигатвлвйЦ выход шестого сдвигающего регистра соединен со вторыми входами вто рого и пятого сумматоро&-вычитателей к. с первым входом четвертого сумматора-вычитателя; второй выход шестого сдвигающегорегистра соединен с nepBbUvi входом третьеjro сумматора-вычитатёля; второй выход второго сдвигающего регистра .соединен со входом седьмого сдвигающего регистра, первый выход которого через десятый сум- матор-вычитатель j соединен со вторым ЕВСОдом четвертого сумматора-вычитателя; второй и третий выходы седьмого сдвигающего регистра подсоединены через одиннадцатый, пятый и шестой сумматоры-вычитатели на второй вход восьмого сумматора-вычитателя; второй выход третьего сдвигающе го регистра соединен со входом восьмого . сдвигающего регистра, выходы которого со единены со входами двенадцатого и тринадцатого сумматоров-вычитателей; ныход чет вертого сдвигающего регистра соединенСо входом девятого сдвигающего регистра, вььход которого соединен со входом десятого сумматора-вычитатёля; второй выход пятого сдвигающего регистра соединен со входом блока анализа сходимости; выход третьего сумматор1 вычитателя соединен со вторым, входом седьмого сумматора-вычитатёля; выход четвертого сумматора А вычитателя - со входом четырнадцатого сумматора-вычитатёля, на второй вход которого подсоединен выход двенадцатого сумматора-вычитатёля; выход четырнадцатого сумматора-вычитате-, ля соединен со вторым входом девятого сумматора-вычитатёля, выход тринадцатого сумматора-вычитатёля - со вторым входом шестого сумматора-вычитатёля; третий выход пятого сдвигающего регистра подключен ко входу блока анализа знака, а первый вход второго сумматора-вычитателя соединен со вторым входом третьего сумматоравычитатёля. Источники информации, принятые во вшь мание при экспертизе: 1.Авторское свидетельство СССР № 234753, кл. О-Об R 7/38, 1967 г. 2.Заявка Великобритании N 1274019, кл. Gi 4 А, опубл. 1969 г. 3.Король В. Я. и др. Быстродействующ щие итерационные методы вычисления квадратного корня в книге Теория и пржменение математических машин, Минск, изд. БГУ, 1972 160-166