Делитель частоты следования импульсов на 5,5 Советский патент 1980 года по МПК H03K23/02 

(54) ДЕЛИТЕЛЬ ЧАСТОТЫ СЛЕДОВАНИЯ ИМПУЛЬСОВ НА 5,5

I Изобретение относится к автоматике и вь1чи лнтельной технике, может быть использовано В устройствах, где необходимо деление последовательности импульсов на дробное число 5,5. Известны делители частоты следования импульсов, содержащие счетные разряды, состоящие из триггеров памяти и коммутационных триггеров, причем нулевые выходы первых KOMMytauHOHHbix тригг ов данного разряда соединены с обоими входами вторых коммутационных триггеров следующего старшего разряда 1. Недостатком описанного устройства является невозможность получения дробного козффициента деления. Наиболее близким по технической сущности к изобретению является делитель частоты следования импульсов, содержащий четыре разряда, первые три из которых состоят из триггера памяти и двух коммутационных триггеров, а четвертый - из триггера памяти, коммутационного триггера и элемента И-41Е, а в первых трех разрядах единичный выход триггера памяти соединен с единичным входом второ го коммутационного триггера, нулевой выход которого соединен с единичным входом триггера памяти, а единичный выход - с нулевым входом первого коммутацнонного триггера; единичный выход первого коммутаци(Н{ного триггера соединен С нулевыми входами триггера памяти и второго коммутационного триггера; нулевой выход первого коммутационного триггера первого разряда соединен с обоими входами второго коммутационного триггера второго разряда и со входом первого дополнительного злемента И-НЕ; нулевой выход первого коммута1а1онного триггера вторса-о разряда соединен с нулевым входом второго коммутационного триггера третьего разряда; нулевой выход первого коммутационного триггера третьего разряда соединен со входом элемента И-НЕ четвертого разряда, выход которого соединен со Tpi:rrepa памяти и со входом второто дополнительного злемента И-НЕ; единичные вьрсоды триггеров памяти третьего и четвертого разрядов соединены со входами первого дополнительного злемента И-НЕ, выход соединен со входом второго дополнительного элемента И-НЕ и с единичным входом первого коммутационного триггера первого разряда; единичный выход коммутационного триггера четвертого разряда соединен с нулевым входом триггера памяти этого разряда и с единичным входом первого коммутационного триггера первого разряда 2. ., S.; Недостатком данного устройства является низкая надежность.. Цель изобретения - повышение надежности устройства.. Эта цель достигается тем, что в делителе частоты следования импульсов на - 5,5,состоя- щем из четырех разрядов, в первых трех из которых, содержащих триггер памяти и два коммутационных, триггера, единичный выход триггера памяти соединен с единичным входом второго коммутапйоиного триггера, нулевой выход которого соеддаен с единичным входом триггера памяти, а единичный выход с йулёвьшбходьмпервого коммутаЩюШого триггера, единичный выход которого соединен с нулевыми входами триггера памяти и второго коммутационного триггера, в четвертом - триггер памяти, коммутационный триггер и злемент И-НЕ, и двух дополнитель ных элементов И-НЕ, вход первого из которых соедини со входами второго коммздтационного триггера второго разряда и с нулевь1м выходом первого коммутационного триггера первого разряда; нулевой выход Пер вого коммутационного триггера второго разря дй соедйнен с нулевым входом второго ком мут айионйого триггера третьего разряда; нуле вой выход первого коМмутадаонного триггера третьего разряда соединен со входом элемента И-НЕ четвертого разряда, выход кртЬр;ого соединён со входом триггера naiviflfH этого разряда и соBx6abi« Bt6pdl6 ДйпоШнтёльнбго элемента И-НЕ; единичные выходы триггеров памяш трёть его и четвертого разрядов соединёньГ со входами первого дополнительного эл мента И-НЁ, выход которого соединенсо входом второго дополнительного элемента И-НЕ и с единичным входом первого коммутащюнного триггера первого разряда; единичный вь1ход коммутаплонного триггера чет в ертого разряда сЬеДШёН с нулевым триггера памяти этого разряда и с единичным входом первогб коммутационного триггера первого разряда; нулевой выход первого коммутационного триггера второго разряда соединен с единичным входом первого комМутационного триггера третьего разряда и со , входом элемента И-НЕ четвертого разряда, йЫход которого сдедийен с единичньпл входо кбммутаЦионното триггера этого разряда; еди ничный выход этого триггера соединен с нулевыми входами триггера памяти и первого коммутационното триггера третьего разряда; нулевые выходы первых коммутационттх триггеров первого и третьего разрядов соединены с единичными входами коммутационного триггера четвертого разряда, а нулевой выход триггера памяти четвертого разряда соединен с нулевым входом коммутационного триггера е этого разряда. На чертеже изображена структурная электрическая схема делителя частоты следования импульсов на 5,5. Схема содержит элементы И-НЕ 1-4, попарно образующие первый и второй коммутационные триггеры первого разряда, элементы И-НЕ 5-6, попарно образующие триггер памяти этого разряда, элементы И-НЕ 7-10, образующие аналогично коммута:ционные триггеры, элементы И-НЕ 11, 12, образующие триггер памяти второго разряда, элементы И-НЕ 13-18, образующие триггеры третьего разряда, элементы И-НЕ 19, 20, образующие коммутационный триггер четвертого разряда, элемент И-НЕ 21 этого разряда, элементы И-НЕ 22, 23, образуюпдае триггер памяти четвертого разряда, элемент И-НЕ 24 первый дополнительный элемент И-НЕ 25 второй дополнктелышй, цшну 26 тактирующего сигнала, выходную ндшу 27. Устройство работает следующим образом. В исходном состоянии триггеры памяти первых двух разрядов находятся в единичном состоянии, триггеры памяти третьего и четвертого разрядов - в нулевом состоянии. Под денствйгем тактирзтошего сигнала в делителе происходит обычный пересчет пост)шаюших импульсов в двоичном коде. При зтом осуществляется следующая последовательность смены состояний 1рштеров памяти делителя: 0, ООП 10100 .2 0101 3ОНО 40111 51000 61001 71010 81011 91100 101101 il ООП . Видно, что с приходом пятого по счету тактирующего сигнала на выходе элемента 21 появляется сигнал, равный логическому нулю, который устанавливает триггер памяти четвертого разряда в единичное состояние и который через шину 26 поступает на выходную щину устройства. Далее происходит обычный пересчет поступающих импульсов, и с приходом десятого импульса в делителе уста навлив ется код 1101. После окончания действия десятого импульса на выходе элемента 1 появляется сигнал, равный логической еди нице. При этом элемент открывается, и на его выходе появляется сигнал, равный логич кому нулю, который, через элемент 25 посту пает на выходную шину 27. Одновременно сигнал, равный логическому нулю, с выхода элемента 24 поступает на вход элемента И-НЕ 2. С приходом одиннадцатого по счету taK-ra рующего импульса открываются элементы 9 и 20. На выходе этих элементов появляются сигналы, равные логическому нулю, которые устанавливают триггер памяти второго разряда в единичное состояние, а триггеры памяти третьего и четвертого разрядов - в нулевое элемент 24 закрывается, и прекращается фор мирование выходного сигнала. Триггер памяти первого разряда свое состояние не изменяет , поскольку элемент 2 остается закрытым сначала сигналом, равным логическому нулю, с выхода элемента 24, а затем сигналом с выхода элемента 20. После окончания действия тактирующего сигнала устройство возвращается в исходное состояние ООП. Таким образом, на И входных импульсов делитель частоты следования импульсов на 5,5 выдает два выходных,т.е. происходипг деление частот. на 5,5, причем выходные сигналы формируются через равные интервалы времени. В данном устройстве за счет новых связей сокращено количество элементов И-НЕ, что позволило повысить надемсиостъ работы делителя частоты следования импульсов на 5,5. Формула изобретения Делитель частоты следования импульсов иа 5,5, состоящий из четырех разрядов, в первых трех из которых, содержащих триггер памяти и два коммутационных триггера, единичный выход триггера памяти соединен с еди ничным входом второго коммутационного триггера, нулевой выход которого соединен с единичным входом триггера памяти, а единичный выход - с нулевым входом первого коммутационного триггера, единичный выход 5 6. . . которого соединен с нулевыми входами триггера памяти и второго коммутационного триг- гера, в четвертом - триггер памяти, коммутационный триггер и элемент И-НЕ, и двух дополнительных элементов И-НЕ, вход первого из которых соединен со входами второго коммутационного триггера второго разряда и с нулевым выходом первого коммутационного триггера первого разряда, нулевой выход первого коммутационного триггера второго разряда соединен с нулевым входом второго коммутационного триггера третьего разряда, нулевой выход первого коммутационного триггера третьего разряда соединен со входом злемента И-НЕ четвертого Разряда,выход которого соединен со входом триггера памяти этого разряда и со входом второго дополнительногоэлемента И-НЕ, единичные выходы триггеров па мяти третьего и четвертого разрядов соединены со входами первого дополнительното элемента И-НЕ, выход которого соединен со входом второго дополнительного элемента И-НЕ и с единичным входом первого koMMyTa ioHHoro триггера первого разряда, единичный выход коммутационного триггера четвертого разряда соединен с нулевым входом триггера памяти этого разряда и с единшшьш входом первого jKOMMyTauaoHHoro триггера первого разряда, отличающийся тем, что, с целью повышения надежйоста работы устройства, нулевой выход первого коммутационного триггера второго разряда соединен с единичным входом первого коммз ациониого триггера третьего разряда и со входом элемента И-НЕ четвертого разряда, выход которого соединен с единичным входом коммутационного триггера этого разряда, единичный выход этого триггера соединен с. нулевыми входами триггера памяти и первого коммутационного триггера третьего разряда, нулевые выходы первых коммутационных триггеров первого и третьего разрядов соединены с единичными входами коммутационного триггера четвертого разряда, а нулевой выход триггера памяти четвертого разряда соединен с нулевым входом коммутационного триггера этого разряда. Источники информации, принятьте во внимание при экспертизе 1. Авторское свидетельство СССР № 444330, кл. Н 03 К 23/02, 18.03.71. 2. Авторское свидетельство СССР по заявке № 2471724/18-21, кл. Н 03 К 23/02 (прототип).