Запоминающее устройство Советский патент 1979 года по МПК G11C11/00 

1

Изобретение относится к области запоминающих устройств и может быть использовано в запоминающих устройствах (ЗУ) с разрядностью ячеек памяти два и более байтов, каждый из которых /состоит из восьми информационных бит и одного контрольного бита, дополняющего количество единичных бит в байте до нечетного.

Одно из известных запоминающих

устройств состоит из блока хранения информации в прямом или инверсном коде, триггера инвертирования, выход которого соединен с входными вентилями, выход которых соединен с блоком хранения информации, и выходных вентилей, вход которых соединен с выходом блока хранения информации 1.

Однако, в этом ЗУ для указания вица хранимого кода используется дополнительный разряд в каждой ячейке памяти, что увеличивает объем ЗУ,

Наиболее близким по технической сущности к предложенному является запоминающее устройство, содержащее регистр числа, входы которого подключены к входным информационным шинам и к выходам накопителя, а единичные и Нулевые выходы регистров числа.во всех разрядах, кроме одного, соединевы с соответствующими информационными входами входных и выходных элементов 2 И-ИЛИ, выходы которых подключены соответственно ко входам накопителя и выходным информационным шинам. Управляющие входы входных элементов 2 И-ИЛИ соединены с соответствующими выходами логического блока, входы которого подключены к входным -информационным шинам и одной из управляющих шин . 2 ,.

Однако, в этом ЗУ также необходиvio использовать дополнительный разряд в каждой ячейке памяти для указания вида xpaHijMoro кода, что уменьшает информационную емкость ЗУ.

Цель изобретения - увеличение информационной емкости устройства.

Это достигается тем, что устройство содержит дополнительный логический блок, входы которого соединены с выходами пегистра числа и другой управляющей шиной, выходы - с управляющими входами выходных элементов 2 И-ИЛИ. Нулевой и единичный выходы регистра числа в одном из разрядов подключены ко входам соответствуювд-ix входного и выходного элементов 2 И-ИЛИ инверсно по отношению к другим разрядам.

ria чертеже представлена структурная схема запоминанрщего устройства.

Входные информационные шины 1 соединены с логическим блоком 2, служащим для анализа количества единичных бит в слове, и с входами регистра 3 числа. Выход 4 блока 2 соединен с. Упавляющими входами 5-10 входных элеентов 2 И-ИЛИ 11-16. выход 17 блока 2 соединен с управляющими входами 1823 этих же элементов. Единичные выоды триггеров 24-28 регистра 3 числа соединены с единичными информационными входами 29-33 входных эл.ементов

2И-ИЛИ 11-15, с единичными информационными входами 34-38 выходных элеентов 2 И-ИЛИ 39-43 и с дополнительным логическим блоком 44, служащим ,иля анализа считанной информации. Нулевые выходы триггеров 24-28 регистра

3числа соединены с нулевыми информационными входами 45-49 входных элементов 2 И-ИЛИ 11-15, с нулевыми информационными входами 50-54 выходных элементов 2 И-ИЛИ 39-43 и с входами блока 44.Единичный выход триггера 55 (контрольный разряд второго байта) .регистра 3 числа соединен с нулевым информационным входом 56 входного элеента 2 И-ИЛИ 16,с.нулевым информацинным входом 57 выходного элемента

2И-ИЛИ 58 и с блоком 44. Нулевой- выход триггера 55 регистра 3числа соединен с информационным единичным входом 59 входного элемента 2 И-ИЛИ 16,

с единичным Информационным входом 60 выходного элемента 2 И-ИЛИ 58 и с входом блока 44, т.е. инверсно по отношению к другим триггерам (разрядам) Выходы входных элементов 2 И-ИЛИ 1116 соединены с накопителем 61, выход которого соединен с входами регистра

3числа и с входом регенерации самого блока 61, Выход 62 блок.а 44 соединен с управляющими входами 63-68 выходных элементов 2 И-ИЛИ 39-43 и. 58, Выход 69 того же блока 44 соединен с управляющими входами 70-75 выходных элементов 2 И-ИЛИ 39-43 и.58, а выходы этих элементов соединены с выходными информационными шинами 76-81. Входы блоков 2 и 44 соединены с управляющими шинами 82 и 83 соответственно. Аналиэируя работу устройства при записи и чтении информации, например, с меньшим количеством единичных бит, необходимо отметить следующее:

-так как любое нечетное число можно представить в виде cyMNM двух чисел, из которых одно нечетное, а другое четное, то в любом девятиразрядном байте с нечетным количеством единичных бит всегда будет четное количество нулевых бит;

инверсии вышеуказанного девятиразрядного байта получится четное количество единичных бит (инверсия

нулей) и нечетное количество нулевых бит (инверсия единиц);

-если в девятиразрядном байте, представленном в прямом коде, инвер, тировать любой из битов, то количестг 5 во единичных бит станет четным, а ну .левых - нечетным;

- если в девятиразрядном байте, представленном в обратном коде (инверсном) , инвертировать любой из биQ тов, то количество единичных бит станет нечетным/ а количество нулевых четным.

Устройство работает следующим образом.

,Пусть на входные информационные

шины 1 в режиме записи поступит информация 000000111 000000111 (два байта). Эта информация занесется в регистр 3 числа и одновременно поступит на вход блока 2. Так как ко0 личество единичных бит в этом слове меньше количества нулевых бит, то при поступлении команды Запись на шину 82 на выходе 4 блока 2 появится сигнал, который поступит на 5 входы 5-10 входных элементов 2 И-ИЛИ 11-16 и разрешит передачу информации . с единичных выходов триггеров 24-28 и с нулевого выхода триггера 55(контрольный разряд второго байта регистра 3 числа) в накопитель 61. Учитывая вышесказанное, в накопителе 61 первый байт будет состоятьИЗ нечетного количества единичных бит и четного -нулевых, а второй байт - из чет5 ного количества единичных бит и нечетного количества нулевых бит (0.00000111 000000110). Передача информации из регистра 3 числа на выходЕше информационные шины 76-81 блоQ кируется отсутствием сигналов на вы 4одах 62 и 69 блока 44. При подаче на шину 83 команды чтение считанная информация из накопителя 6.i . зане.сется в регистр 3 числа. Так как в j хранящейся информации первый байт имеет нечетное количество единичных бит, а второй - четное, то на выходе 62 блока 44, при наличии кпмянтл чтение, появится сигнал, который поступит на входы 63-68 выходных зле ментов 2 И-ИЛИ 39-43 и 56 и разрешит передачу информации на выходные информационные шины 76-81 с единичных выходов триггеров 24-28 и нулевого выхода триггера 55 (контрольный разряд. 5 второго байта) регистра чис.па 3. Таким образом, при передаче инфррмещии . на выходные информационные шины 76-81 инвертирование контрольного разряда второго байта вызовет появление на 0 этих шинах исходной информации, поступившей в режиме записи на входные ин. формационные шины 1. Передача информации из регистра 3 числа в накопитель 61 будет блокирована отсутствием сигналов на выходах 4 и 17 блока 2. Из рассмотрения работы устройств можно сделать следующие выводы: -если в считанной из накопителя информации первый байт имеет нечетно количество единичных бит, а второй байт - четное, то информация считана в прямом коде, за исключениемконтрольного разряда второго байта, для получения исходной информации необхо димо инвертировать содержимое этого бита; -если в считанной из накопителя информации первый байт имеет четное количество единичных бит, а второй байт - нечетное, то информация считана в обратно коде, за исключением контрольного разряда второго байта, для получения исходной информации не обходимо инвертировать содержимое всех битов, кроме контрольного разряда второго байта; -одинаковая четность двух байтов свидетельствует об одиночнсм сбое устройства. Изобретение может быть распростр нено на устройство с большим числом байтов, причем вместо контрольного разряда, можно, использовать любой ра ряд любого байта. Основным преимуществом изобретения является экономия оборудования счет уменьшения разрядности ячеек па мяти (или увеличения эффективной ем кости устройства). Это дозволяет ис пользовать его в запоминающих устро ствах с многобайтовой структурой ячеек памяти, в которых информация хранится в прямом и обратном коде. Формула изобретения Запоминающее устройство, содержащее регистр числа, входы которого подключены к входным информационным шинам и к выходам накопителя, а единичные и нулевые выходы регистров чиапа во всех разрядах, кроме одного, соединены с соответствующими информационными входами входных и выходных элементов 2 И-ИЛИ, выходы которых подключены соответственно ко входам накопителя и выходным информационным шинам, а управляющие входы входных элементов 2 И-ИЛИ соединены с соответствующими выходами логического блока, входы которого подключены к входным информационным шинам и одной из управляющих шин, отличающеес я тем, что, с целью увеличения информационной емкости устройства, оно содержит дополнительный логический блок, входы которого соединены с выходами регистра числа и другой управляющей шиной, выходы - с управляющими входами выходньох элементов 2 И-ИЛИ, а нулевой и единичный Выходы регистра числа в одном из разрядов подключены ко входам соответствующих входного и выходного элементов 2 И-ИЛИ инверсно по отношению к другим разрядам. Источники информации, принятые во внимание при экспертизе 1.Патент OTJA 3579210, 340-174, 1971. 2.Патент США № 3681764, 340-172.5, 1972 (ПРОТОТИП).