Функциональный преобразователь кода угла Советский патент 1980 года по МПК G06F17/17 

(54) ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ КОДА УГЛА

Изобретение относится к системам автоматического преобразования кодов в электрический сигнал, а именно к функциональным преобразователям кода угла. Известен функциональный преобразователь, содержащий блок линейных пре- образователей, триггер знака, две группы элементов ИЛИ, счетчик приращений и группу переключателей, первые выходы которых соединены с входами первой груп- пы элементов ИЛИ, а управляющие входы . Подключены к cqoтвeтcтвyюtцим выходам счетчяка приращений, реверсивный счетчик и элементы задержки l, Недостаток известного устройства состоит в том что при воспроизведении функций синуса и. косинуса по параллельному коду угла оно имеет низкое быстродействие. Наиболее близким по своему техничес кому решению к предлагаемому устройству является функциональный преобразователь кода угла, содержащий датчик пря мого и инверсного И -разрядного кода угла, выходы старших разрядов которого соединены со входами сумматора, а выходы остальных разрядов соединены со входами коммутатора кодов, множительный блок, к которому подключены выходы младших разрядов коммутатора кодов, блок памяти, соединенный с блоком формирования меток, компаратор, соединенный с бпоко л памяти и с входами элемента ИЛИ-НЕ и с коммутатором кодов, блок управления, соединенный с блоком синхронизации и с выходом датчика прямого и инверсного И эазрядиого кода угла, и выходной сумматор 2J. Недостаток этого устройства состоит в сравнительно низких быстродействии и точности. Цель изобретения - повышение быстродействия и точности синусно-косинусного преобразователя кода угла. Указанная цель достигается тем, что в функциональном преобразователе кода угла выходы старших разрядов коммутатора кодов соединены с адресной грушгой входоп блока памяти, четверМя группа выходов которогоСоединена с первой группой вхопов выходного сумматбра, в рая группа входов выходного, сумма тор соединена с выходами множительного блока, корректирующий вход которого с динен о выходом блока управления. На чертеже изображена блок-схема фунйхионального преобразователя кода угла. ,- Преобразователь содержит датчик 1 прямого и инверсного И -раарядного ko да (на чертеже приведены 12 разрядов коммутатор кодов 2, сумматор 3, подсоединенный входами к выходам двух старших разрядов датчика 1, прямые и инверсные выходы остальных разрядов которого .соединены со входами коммутатора кодов 2| вьтходной сутмматор 4, множительный блок 5, компаратор 6, an мент ИЛИ-НЕ 7, блок памяти 8, имеющий пять адресньрс входОв; тр группы выходов 9, 10., 11 и irpjm W r выходов 12, 13 и 14, множител ный блок 5 имеет группу выходов 15, соеди ненных со входами одного из слагаемвгх выходного сумк атора 4, подключенного входами другого слагаемого к выходам группы 9 блока 8, у- кот6)ог61В1ьгходы группы 10 соединены со входами первого сомножителя множительного блока 5, а выходы группы 11 - с одними из входов компаратора 6, другие вхоДы кото- : рогб соё/айнены с6 входамиэйемента ИЛИ-НЕ 7 и со входами второго сомножителя множительного блока 5, подклю- чейНьШй к выходам 16 пяти -младших рййряйбв коммутатора кодов 2., выходы 17 остальных пяти старших разрвдов ко торого подключены к адресным входам блока памяти 8j блок формирования меJ .-. ,/ ,...-.-- . - J.- rtj- -i ; itr i- ss5 - i -i----- . ток 18, входы которого соединены с выходами 12, 13, 14 блока 8, с Выходом 19 цифрового компаратора б и с BtncoдО1м 20 элемента ИЛИ-НЕ 7, блок синхронизации 21 и блок управления 22, у которого входь соединены с выходами блока синхронизации 21 и с вьпсодом (П 1)-го бтаршего разряда датчика 1, а выход 23 - с управляющим входом ком му атора кодов И и с корректирующим входом множительного блока 5. Датчик 1 представляет регистр, прием информации в котором производится только в момент времени после окончания цикла преобразования. Коммутатор кодов 2 содержит десять эпементрв 2И-1И-ИЛИ и инвертор и ра424ботает так, что на его выходах вырабатывается или прямой или инверсный (обратный) код десяти младших разрядов датчика 1. Сумматор 3 выполняет операцию суммирования по модулю два двух логических переменных.. Выходной сумматор 4 представляет собой параллельный комбинированный десятиразрядный сумматор. Множительный блок 5 содержит четыре Щестйразрядных параллельных комбинационных сумматора, четыре группы элементов 2И, группу элементов 2И-2И-ИЛИ и логическую, схему, подключенную к корректирующему входу и к входу младщего разряда, второго сомножителя, каждый /другой разряд которого управляет работой соответствующей Группы элементов 2И по первым входам,вторые входы групп элементов 2И поразрядно соединены между собой и соответствующим образом - со вторыми входами элементов 2И групды элементов 2И-2И-ИЛИ и подключень йО входам первого сомножителя. При этом логическая схема управляет по управляю|щим входам группой элементов 2И-2И-ИЛИ таким образом, что на ее выходах вырабатывается частичная сумма произведения сомножителей с учетом того, что второй сомножитель представлен с систематической погрешностью или без нее. На вьгходах групп элементов 2И вырабатьтаются остальные частичные суммы произведения. Выходы групп логических элементов соединены со входами соответствующих слагаемых сумматоров, соединенных между собой так, что на выходах одного из них вырабатывается код произведений двух сомнржителей. Блок памяти 8 выполнен по схеме дешифратора- ии(|)ратора на логических комбина- ционных элементах и имеет пять адрес- ных входов и двадцать четыре выхода, азделенных функционально на группы выодов 9, Ю, 11 и группу из трех выходов 12, 13 и 14, При этом группа 9 меет десять выходов, группа 10 - шесть ыходов, группа 11 - пять выходов. Блок управления 22 содержит триггер логические комбинационные элементы. Преобразователь работает следующим бразом. В каждом цикле вычислений по двеадцатиразрядному коду угла ck , измеяющемуся от tk, О до сЛч 2 Tt (-Z ) адиан, устройство последовательно вт.грабагывает одиннадцатиразрядные коды и CoSckH признаки масштабных угловых меток 5°, 30 ( т. е. ПМ s, ПМ 30°), а также формирует импульс И1 съема кода Sinck , импульс И2 съема кода COSc. и импульс ИЗ съема ПМ 5 , ПМ 30° и вьщает эту информацию на выходы. Старшие разряды у кодов Slh. иСО5 знаковые и определяются по двум старшим разрядам угла dC, (датчика 1). По этому старший разряд датчика 1 являет ся знаковым разрядом кода ис« знаковый разряд кода Cosds определяетс как сумма по модулю два логических значений двух старших разрядов датчика 1. ; .; - . . Определение остальных десяти разрядов кода каждой функции (т. е. кода . . (Sinell или JooSickl осуществляется методом кусочно-линейной аппроксимации и использованием тригонометрических формул приведения. Аппроксимация каждой из этих функций угла с(х производится по десятиразрядному коду приведенного угла гаприй м изменяющемуся в угле от О до у радиан, разделенном на тридцат два равньк участка аппроксимации величиной Д .2. радиан. Код угла . вырабатывается ком мутатором кодов 2 по прймому или инверсному коду десяти младших разрядов датчика 1 и логическому сиГ-налу 02, поступающему с выхода 23 блока управления 11. на управляющий вход коммутатора кодов 2, так что на его выходах вырабатывается код р)при&. .величина которого определяется выражением Рприв 23Jb 23р где величина углов & и ft определяется соответственно прямым и обратным кодом десяти младших разрядов кода угла ct датчика 1, т. е. -frr i-f 1. р-0-2 5Iot;2 , где ck и Z - соответственно логический и весовой коэффициенты i -го разряда код датчика 1. Выходной код коммутатора кодов 2 разделяется на две части, одна из коТбрых представляет аппроксимирующую 7 2 часть ftannp , а другая - управляющую часть 6vfrp4 кода угла приа , т. е. аппр1 япр Рприв где jiannp , Ч Yiij)r углы, величины которых определяются соответственно пятью младшими и пятью старшими разрядами коммутатора кодов 2.. С выходов 17 коммутатора кодов 2 код Stip, поступает на адресные входы блока 8 и определяет номер j -го участка, аппроксимации в соответствии с вьфаженйем . : -in где O-i в 2 - соответственно логический и весовой коэффициенты -t -го разряда .; (1 i-l 5) кода угла . ,i -5 По коду угла „р. aj Д|Ь радиан блок памяти 8 комбинационно вырабатьтаёт на выходах 9 десятиразрядный код SfH (вес младшего разряда кода s-ih равен 2 ) в начале j -го участка аппроксимации; на выходах 10 - шестиразрядный код (вес млад шеГо разряда кода равен ) углового коэффициента -fo участка аппроксимацни (р.)-5;111р,,,Пр; на вы ходах 11 - пятиразрядный код дополни- тельного углаД О (вес младшего разряда кода д, равен радиан) такой, который дополнйет код ) до кода угла (р ддп ), которому соответствует масштабная метка 5 ; ка выходе 12 - логический сигнал такой, что IMi 1, если vnp- О или Nnp . всех осталыгых случаях; на выходе 13 - логический сигнал U-fi такой, что 1, если Vflp Ь °; на выходе 14 - логический сигнал U.4 такой, что . 1,.если углу ( упр+ ДОП-) соответствует масштабная метка 30 , и и О во всех остальных случаях. С выходов 10 блока 8 код Kj поступает на вход-ы первог о сомножителя множительного блока 5, на входы второго сомножителя которого с выходов 16 коммутатора Кодов 2 поступает код Даппр-; а на вход коррекция с выхода 2 Г управления 22 логический сигнал (Jig. По этим сигналам множительный блок 5 вырабатывает произведение сигналов. K,(, где dJl и 2. - соответственно логи ческий и весовой коэффициенты н -го разряда ( 5) кода аппр- ; 2i учитывает то, что при Via ° второгосомножителя (т. е. код /)аппР- . которому соответствует число 2 .будет представлен с погрешностью в единицу младшего разряда, так V как в этом случае с выходов коммутатора кодов 2 будет сниматься код .Slhj(np с погрешностью - - в единицу младшего разПроизведение сигналов вьдэабатывает- ся множительным блоком 5 шестиразряд- ным кодом (вес младшего разряда этого кода равен 2 ) и поступает на входы одного из слагаемых выходного сумматора 4, на входы другого слагаемого кото рого с выходов 9 блока 8 поступает код 5 И Поэтому на выходах выходног сумматора 4 будет вырабатываться код числа, определяемого выражением , sin (Ъ-V и 3 & ( , f -5-5 (2 SO, - 1 С выходов 11 блока 8 код |Ьдоп поступает на одни из входов компаратора 6 на другие входы которого с, выходов 16 коммутатора кодов 2 поступает код (чаПП По этим кодам компаратор 6 на выходе 19 вырабать1вает логический сигнал я 1, если jftannp у и «О, ОП, j annps , Код jicinnp- поступа ет также на входы алемента ИЛИ-НЕ 7, который на выходе 2 О вырабатывает логический сигнал U2.O апар-О, и Uio О, если jictnnp 0 С выходов 12, 13, 14 блока 8, с вы- ода 19 компаратора бис выхода 20 лемента ИЛИ-НЕ 7 соответствующие лоические сигналы поступают на входы блоа формирования меток 18, на выходах оторого вырабатываются сигналы, призаков масштабных угловых меток 5 и 0 . Логические значения этих сигналов пределяются выражениями HMS.. ПАДЗО -Ц и Уи Ц,. Преобразователь функционирует во вреени следугощим образом. Перед началом цикла преобразования лок управления 22 по значению одиннадатого разряда датчика 1 вырабатывае . правляющий сигнал (Jij, так, что ( ГДе( - логический коэффициент одиннадцатого разряда датчика 1. С вькодов коммутатора кодов 2 будет сниматься код угла -jP- ct Перед началом цикла вычисления на выходах сумматора 4 вырабатывается код { S-(Ho j, а на входах схемы формирования меток 18 логические сигналы ПМ 5 и ПМ 30 , соответствующие углу рприа-., Цикл вычисления (преобразования) начинается с приходом от блока синхрони- , зации 21 на блок управления 22 стартимпульса, ггр которому блок управления 22 из последовательности тактовых импульсов блока 21 выделяет два первых импульса, следующих непосредственно после окончания старттимпульса. По первому из этих двух импульсов блок управления 22 генерирует импульс И1, по которому производится съем с преобразователя кода Sinck . После окончания импульса И1 блок управления 22 на выходе 23 вырабатывает управляющий сигнал так, что И23в гв1,11. Поэтому на выходах коммутатора кодов устанавливается код приведенного угла, величина которого определяется выражениемприв- -ц. При этом период частоты следования тактовых импульсов выбирается таким, что за время, заключенное между окончание импульса И 1 к началом очередного; гак тового импульса блока синхронизации 21 все переходные процессы заканчиваГйтся , т., е. на выходах выходного сумматор(Э 4 устанавливается код , а на выходах схемы формирования меток 18 логические сигналы ПМ ПМ 30°, соответствующие углу . После установления переходных процессов блок управления 22.генерирует .импульс И2, по которому производился съем с преобразователя кода COSdv . Может оказаться, что только в момент действия импульсов И1 или И2 на выходах схемы формирования меток 18 выраба.тываются сигналы ПМ 5 и ПМ 30 , ко торые соответствуют углу jiripHft Поэтому блок управления 22 генерирует импульс ИЗ съема масштабных угловых меток ПМ 5 и ПМ 30 по И1, если I -HlO ° есписС 1. . Шосле окончания импульса И2 цикл вычислений заканчивается, а очередно й цикл начинается только с приходом от .блока синхронизации 21 на блок управления 22 следующего старт-импульса; Таким образом, из вышеприведенйого следует, что длительность цикла вйчислений преобразователя определяется выражением, .период следованиячастоты тактовых импульсов блока синхронизации 21. Причем, так как преобразователь по коду приа функционирует как комбинационная логическая схема, то быстродействие преобразователя будет определяться быстродействием элементной базы логических элементов, на которой вы.пол нены коммутатор кодов 2, выходной сум матор 4, множительный блок 5, цифровой компаратор 6, элемент ИЛИ-НЕ 7, блок памяти 8 и блок формирования меток 18, а также голубиной задержки распространения сигналов с выходов коммутатора кодов 2 на выходы выходного су матора 4 и блока формирования меток 1 Экономический эффект от использования предлагаемого преобразователя обус ловлен его техническими проймущоствпми, указанными вьшге. ормула изобретения Функциональный преобразователь кода угла, содержащий датчик прямого и инверсного И -разрядного кода угла, выходы двух старших разрядов которого соединены со .входами сумматора, а прямые и инйерсные выходы остальных разрядов соединень со входами коммутатора кодов, множительный блок, к первой группе входов которого подключены вьпсоды младших разрядов коммутатора кодов, а к второй группе входов - первая группа вьпсодов блока памяти, вторая группа выходов которого соединена с блоком формирования меток, а третья группа .выходов - с первдй г эуппой: v компаратора, вторая группа входов которого соединена с входами элемента ИЛИ-НЕ и с выходами младших разрядов коммутатора кодов, выходы компаратора и элемента ИЛИ-НЕ соединены с другими входами блока формирования меток, блок управления, первый и второй входы которого соединены с блоком синхронизации, а третий вход - с выходом одного из старших разрядов датчика прямого и инверсного И -разрядного кода угла, выход блока управления соединен с упрабляющим входом коммутатора кодов, и выходной сумматор, .о т л и ч а ю щ и и с я тем, что, с целью повышения быстродействия и точности преобразователя, выходы старших разрядов коммутатора кодов соединены с адресной группой входов блока памяти, четвертая группа вьгсодов которого соединена с первой группой входов выходного сумматора, вторая группа входов выходного сумматора соединена С выходами множительного блока, корректирующий вход которого соединен с выходом блока управления. Источники информации, принятые во внимание при экспертизе 1.Авторское свидетельство СССР № 510717, кл. 0 06 F 15/34, 1974. 2.Авторское свидетельство СССР , кл. Н 03 К 5/156, 1970 (прототип).

Зн0кит Mlq/iulCoScl