Изобретение относится к автомати и вычислительной технике и может быть использовано при построении преобразователей.кодов. Известен преобразователь двоично десятичного кода в двоичный код, содержащий дешифратор и накопительный сумматор, Недостатки преобразователя - наличие сложного дешифратора и невысокое быстродействие 1. Наиболее близким по технической сущности являетсяпреобразователь двоично-десятичного кода в двоичный код, содержащий два одноразрядных сумматора и регистр сдвига, два элемента И и элемент задержки 2. Недостатком преобразователя явля ется низкое быстродействие. Цель изобретения - повышение быс родействия. Цель достигается тем, что предлагаемый преобразователь содержит, п входных тетрад, (п-1) промежуточных регистров и (2п-2) одноразрядных сумматоров, где п - число разрядов д сятичного кода/ причем выход первой входной тетрады соединен со входом первого промежуточного регистра, вых ды всех промежуточных регистров сов нены соответственно со входс1ми нечетных .одноразрядных сумматоров, выходi-го нечетного одноразрядного сумматора (1 1-2п-3) соединен с первым входом (i+1)-ого,одноразрядного сумматора, второй вход которого соединен с выходом (1+1)-ой входной тетрады а вы ход (i+l)-oro одноразрядного сумматора соединен со входом регистра сдвига Блок-схема предлагаемого преобразователя приведена на чертеже. Устройство содержит входные тетрады 1, 2/ ... п; промежуточные регистры 3, 4, ... (п-1); одноразрядные сумматоры 5, 6, 7,В, ... (2п-2); регистр сдвига 10. Промежуточный регистр и два одноразрядных сумматора образуют преобразукяций каскад. На входы входных тетрад подключены соответствующие десятичные разряды преобразуемого числа. Выход тетрады 1 подключен ко входу промежуточного регистра 3, выходы которого подключены ко входам одноразрядного сумматора 5, при этом выход сумматора 5 соединен со входом сумматора 6. Выход входной тетрады 2 подключен ко входу одноразрядного сумматора 6, выход которого соединен со входом промежуточного регистра 4. Выходы последнего подключе ны ко входам одноразрядного cyNwarop 7, который своим выходом соединен со входом одноразрядного сумматора 8 Выход одноразрядного сумматора {2п-2) соединен со входом сдвигового регист ра 10. Преобразователь работает следующим образом. На входную тетраду подается старший десятичный разряд 0/, который с каждым тактом сдвигается в про межуточный регистр 3 первого каскада На одноразрядном сумматоре 5 эти два числа суммируются и на выходе получается число, соответствующее первом десятичному разряду, умноженному на 1010. Сумматор б суммирует первый де сятичный разряд, умноженный на 1010 и код второго десятичного разряда. С выхода второго сумматора первого каскада код поступает на вход регист ра 4 следующего (второго) каскада и т.д. С выхода (2п-2)-го сумматора последнего п-го каскада двоичное чис ло по тактовым импульсам записывается в регистр двоичного кода -10. ТаКИМ образом, данное устройство реали зует следуквдую обработку числа: (а -10-1о+а2) .01о-в-. io-(, где Oh - десятичный разряд двоичнодесятичного числа. Предлагаемое устройство обеспечивает повышение быстродействия. В известном устройстве время преобразования составляет п циклов преобра ,зования. Время цикла определяется временем сложения результата предыдущего цикла с очередным десятичным разрядом плюс три такта задержки 3-х разрядного регистра. Таким образом, время цикла составляет более 7 тактов и . :будет тем больше, чем длинее преобразуемое число. В предложенном устройстве время п образования двоично-десятичного числа в двоичное определяется 4 тактами вывода кодаИЗ входных регистров и суммарной задержкой промежуточных 3-х разрядных регистров равной 3(п-1) такта, т.е. полное время преобразования составляет 4+3(п-1) тактов. Отсюда следует, что время преобразования числа предложенным устройством более чем в 7п раз меньше известного 4+3(n-l) устройства. При минимальном количестве десятичных разрядов преобразуемого числа п-1, используя предлагаемое устройство, получают увеличение быстродействия по сравнению с известным приблизительно 1,8 раза. При увеличении разрядности преобразуемого числа преимущество по быстродействию возрастает. Формула изобретения Преобразователь двоично-десятичнбго кода в двоичный код, содержащий два одноразрядных сумматора и регистр сдвига, отличающийся тем, что, с целью увеличения скорости преобразования, он содержит п входных тетрад, (п-1) промежуточных регистров и (2п-2)одноразрядных сумматоров, где п - число разрядов десятичного кода, причем выход первой тетрады соединен со входом первого промежуточного регистра, выходы всех промежуточных Лрегистров соединены соответственно со входами нечетных одноразг рядных сумматоров, выход i-ro нечетного одноразрядного сумматора ( - -2п-гЗ) соединен с первым входом (i +. +1)-ого одноразрядного сумматора, второй вход которого соединен с выходом (1+1)-ой входной тетрады, а выход (i+l)-oro одноразрядного сумматора соединен со входом соответствующего промежуточного регистра, выход последнего одноразрядного сумматора соединен со входом регистра сдвига. Источники информации, принятые во внимание при экспертизе 1.Патент Японии 47-35219, кл. 97(7) Е 21, 1970,2.Авторское свидетельство СССР J 237461, кл. G 06 F 5/02, 1968.
