Преобразователь двоичного кода в двоично-десятичный код Советский патент 1991 года по МПК H03M7/12 

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении преобразователей в двоично-десятичный код, для преобразования двоичных кодов с масштабированием.

Целью изобретения является расширение класса решаемых задач за счет обеспечения возможности преобразования в двоично-десятично-шестидесятиричный код при одновременном упрощении устройства.

На фиг.1 изображена структурная схема предлагаемого преобразователя; на фиг.2 - временная диаграмма работы преобразователя; на фиг.З - структурная схема табличного преобразователя.

Преобразователь двоичного кода в двоично-десятичный содержит блок 1 управления, накапливающий сумматор 2, со стоящий из 3 каскадов, каждый из которых содержит триггер 4 управления, коммутатор 5, сумматор 6, табличный преобразователь 7, регистр 8 и группу элемента И 9.

Блок 1 управления состоит из формирователя 10 входных сигналов, формирующего импульс по переднему фронту строба разрешения записи, триггера 11, элемента И 12, счетчика 13, дешифратора 14, одно- вибратора 15 и формирователя 16 выходных сигналов. Информационные выходы каскадов преобразования являются информационными выходами 17 накопительного сумматора и преобразователя. Информационные входы каскадов преобразования являются информационными входами 18 преобразователя и накопительного сумматора. Блок 1 управления имеет тактовый вход 19, вход 20 пуска преобразования, управляющий вход 21, вход 22 сброса, вход 23 окончания преобразования, выход 24 разрешения записи, установочный выход 25, тактовый выход 26, управляющий выход 27, выход 28 окончания преобразования. Блок 1 управления в зависимости от типа входного кода, ви- да преобразования формирует в каждом такте преобразования для каждого каскаи

-

да преобразования код команд преобразования. Закон преобразования задается по управляющему входу 21.

Триггер 4 обеспечивает управление работой каскадом преобразования, а именно устанавливает регистр 8 или в режим хранения, или в режим записи, совместно с табличным преобразователем 7 формирует признак окончания работы, разрешает 10 прохождение разрядов двоичного кода через коммутатор 5 на вход сумматора 6, поступающих или с регистра 8. или с входа каскада.

Коммутатор 5 обеспечивает коммута15 цию семи разрядов двоичного кода, поступающих на его входы или с выхода регистра 8, или с входа каскада. Управление осуществляется по импульсу разрешения записи, поступающего на его управляющий вход с 20 входа каскада. Единичный уровень с триггера 4 управления, поступающий на опросный вход коммутатора, разрешает работу последнего. При нулевом уровне с триггера 4 управления на выходе коммутатора фор25 мируется нулевая информация. Выходы пяти старших разрядов коммутатора 5 подключены к сумматору 6, а двух младших разрядов - к входам табличного преобразователя 7.

30 Сумматор 6 обеспечивает суммирование пяти старших разрядов данного каскада с пятью однозначными разрядами, поступающими от последующего старшего каскада. Кроме того, обеспечивает коррекцию и фор35 мирует на своих выходах: на втором выходе числа кратные: 2 -1001 - при двоично- десятичном преобразовании, 2 к -бО1 - при двоично-десятично-шестидесятиричном; на первом выходе двоичный код вида:

40 -1001 1 -2() Г(22..,2е)-придвоично-десятичном преобразовании, 60 ) 7 (2 ...2 - при двоично-дёсятично-шестидесятирич- ном, где К - номер каскада преобразования; t - номер такта преобразования,

45 причем 2 1 1, отрицательная степень числа 2 указывает на то, что данный каскад закончил свою работу. Вид преобразования

двоично-десятичный или двоично-десятично-шестидесятиричный определяется управляющим входом сумматора 6.

Табличный преобразователь 7 при К t производит разложение семиразрядного двоичного кода, поступающего на его входы:

два младших разряда на второй вход с выхода коммутатора 5;

пять старших разрядов на первый вход с первого выхода сумматора б на две составляющие;

первую составляющую, кратную в каждом такте преобразования числу 1001;

вторую составляющую, содержащую пять старших рязрядов предыдущей младшей тетради.

В общем случае данные составляющие описываются выражениями вида:

первая составляющая - составляющая В: В 100 .2() 7 (2°...2е) - при двоично-десятичном преобразовании; В 60-2() 7 (2°...2б) - при двоично-десятично-шестидесятиричном преобразовании;

вторая составляющая - составляющая С: С -2() 7 (22...26) - при двоично-десятичном преобразовании; С 60t-T .)- 7 (22 2s) - при двоично-десятично-шестидесятиричном преобразовании.

При К t - табличный преобразователь данного каскада осуществляет преобразование в двоично-десятичный код,

Выбор вида преобразования осуществляется двухразрядным кодом, поступающим на его управляющий вход с управляющего входа каскада преобразования.

Кроме того, .табличный преобразователь 7 анализирует двоичный код по входу на предмет формирования признака окончания работы тетрады. При наличии на его входе нулевой информации на выходе 2 формируется положительный потенциал, что означает окончание работы каскада.- Признак окончания преобразования формируется также и при наличии на его опросном входе отрицательного потенциала с триггера 4 управления независимо от содержания информации на его информационных входах.

Регистр 8 предназначен для накопления двоичных эквивалентов, поступающих на его,информационные входы с информационного выхода табличного преобразователя вила В 100Т 2() 7(2°...2б) или В 60 -2(к- -1) (2°...2е). В последнем такте работы каскада, когда К t, с информационного выхода табличного преобразователя 7 в регистр 8 числа записывается двоично- десятичный код вида или 100 (2 ,...2 , 2°-101...23 101) или (2°,...23, 2°- Ю1,

5 2° -tO, 22 -10).

Группа элементов И 9 обеспечивает подключение преобразованного числа на выход преобразователя. Каскад преобразования обеспечивает преобразование

10 семиразрядного двоичного кода или в двоично-десятичный код либо в двоично-десятично-шестидесятиричный.

Работа накопительного сумматора осуществляется по тактам. Время преобразо15 вания двоичного кода определяется выражением вида

т- n-1 T

Т- ц,

0 где Т 1, целое число - время преобразования кода;

TI - период тактовых импульсов; п - количество разрядов входного преобразуемого кода.

5 Преобразование двоичного кода каскад осуществляет следующим образом. Табличный преобразователь 7 производит разложение входного семиразрядного двоичного кода на две составляющие. Код

0 разрядов первой составляющей, кратный 100 или 60 -2() запоминается в регистре 8 для дальнейшего преобразования, а код разрядов второй составляющей с выхода табличного преобразователя

5 старшего каскада поступает на второй вход сумматора 6 предыдущего младшего каскада, где производится суммирование с 5-ю старшими разрядами данного каскада, поступающими с первого выхода

0 коммутатора 5 на первый вход сумматора 6. Одновременно производится коррекция суммы. Числа, кратные 1001 , 2 60 , с второго выхода сумматоров б поступают на третий вход табличного

5 преобразователя последующей старшей тетрады, где участвуют в формировании кода сотен старшей тетрады. Входной семиразрядный код, поступающий с информационного входа тетрады на второй вход

0 коммутатора 5, при наличии положительного потенциала импульса разрешения записи на первом входе коммутатора, поступает на выходы коммутатора; при наличии отрицательного потенциала на первом входе ком5 мутатора на выход поступает информация с регистра 8.

Триггер 4 устанавливается по первому входу в разрешающее положение импульсом, а положительный потенциал с его выхода 25 разрешает прохождение разрядов кода с коммутатора 5 и табличного преобразователя 7 и устанавливает регистр 8 в режим параллельного ввода. В совокупности триггеры 4 образуют регистр сдвига. Количество рабочих тактов каскада преобразования равно номеру каскада, т.е. первый младший каскад заканчивает свою работу после первого такта, начиная с момента прихода импульса с входа 20 пуска преобразования, второй каскад -- после второго такта, К-я тетрада - после К-го такта. Очередным тактовым импульсом в триггер 4 каждого последующего каскада переписывается значение триггера 4 управления из каждого последующего каскада преобразования.

Преобразование двоичных кодов в двоично-десятичный, в двоично-десятично-шестидесятиричный, в двоично-десятичный код секунд, минут, градусов производится по одному и тому же алгоритму. Различие только в содержании программы, жестко заложенной в сумматоре 6 и табличном преобразователе 7.

Двухразрядный код управления с входа 21 поступает на вход дешифратора 14, который производит в каждом такте преобразования перекодировку для каждого каскада двухразрядного входного кода управления в двухразрядный код управления каскадом. Например, при преобразовании двоичного кода секунд в код секунд, минут, градусов:

в первом такте, где осуществляется преобразование в код минут, сумматор 6 осуществляет коррекцию вида

2(K-t) 7 ,60t

О)

табличный преобразователь 7 первого каскада осуществляет преобразование кода в двоично-десятичный, табличные преобразователи 7 каскадов, начиная с второго, производят разложение кода на две составляющие вида

601.2(к-1-1)-7(20 2б)и 60t-i .jOt-t-D V.5)

во втором такте, где осуществляется преобразование в код градусов, первый каскад не участвует в преобразовании и его регистр 8 находится в режиме хранения, сумматор 6, начиная с второго каскада, осуществляет коррекцию вида 60 7, табличный преобразователь второго каскада осуществляет преобразование кода в двоично-десятичный код. Табличные преоб

разователи 7, начиная с третьего, производят разложение кода на две составляющие вида;

в третьем такте, где осуществляется

5 преобразование двоичного кода градусов в двоично-десятичный.

Первый и второй каскады не участвуют в преобразовании, их регистры 8 находятся в режиме Хранение, сумматор 6 тетрад,

10 начиная с третьей, осуществляет коррекцию вида (1), Табличный преобразователь 7 третьего каскада осуществляет преобразование в двоично-десятичный код. Табличные преобразователи 7 тетрад, начиная с

15 четвертого, производят разложение кода на две составляющие вида.

Импульс пуска преобразования, поступающий на вход пуска преобразования пре- образователя и блока управления,

20 формируется по амплитуде формирователем 10 блока 1 управления и в качестве импульса разрешения записи поступает на выход блока 1 управления, вход разрешения записи накопительного сумматора, вход

25 разрешения записи каскада преобразования и на управляющий вход коммутатора 5 каскада 3 преобразования, разрешая тем самым прохождение разрядов кода с информационного входа каскада преобразования

30 на выход коммутатора 5. Одновременно импульс пуска преобразования своим передним фронтом запускает одновибратор 15 блока 1 управления и устанавливает триггер 11 в единичное состояние, которое разре35 шает прохождение через элемент И 12 импульсов тактовой частоты, поступающих на второй вход элемента И 12 с входа 19 преобразователя через формирователь 10. Сформированный по переднему фронту им40 пульса пуска преобразования одновибра- тором 15 импульс устанавливает триггеры 4 по входу 1 в единичное состояние. На выходе триггеров 4 формируется единичный уровень, который разрешает прохож45 дение разрядов кода через коммутатор 5, разрешает работу табличного преобразователя 7 и устанавливает регистр 8 числа в режим записи, При t К табличный преобразователь преобразует двоичный код в

50 двоично-десятичный. Код в сумматоре 6 в этом случае не формируется. Табличный преобразователь 7 при t К производит разложение входного двоичного кода на две составляющие В и С.

55 Импульсы тактовой частоты с выхода элемента И 12 поступают на второй счетный вход счетчика 13 и на тактовый вход каскада 3 преобразования. Передним фронтом тактового импульса код В записывается в регистр 8. Задним фронтом тактового импульса в счетчик 13 блока 1 управления добавляется единица, а втриггер4управления записывается значение, поступающее на его второй вход с выхода триггера 4 предыдущего младшего каскада. В первом такте в триггер 4 управления первого младшего каскада задним фронтом тактового импульса записывается нулевое значение, т.е. триггер 4 управления устанавливается в исходное состояние и первый каскад в процессе преобразования больше не участвует, на втором выходе табличного преобразователя 7 формируется признак окончания преобразования. Регистр 8 устанавливается в режим Хранение, коммутатор 5 формирует на выходе нулевую информацию.

После преобразования всех разрядов на вторых выходах табличных преобразователей 7 всех каскадов накопительного сумматора, которые объединены монтажной ИЛИ. появится положительный потенциал, который является признаком окончания преобразования.

Признак окончания преобразования поступает на управляющий вход элементов И 9 всех каскадов и таким образом подключит преобразованное число к выходу преобразователя, кроме того, признак окончания преобразования поступает на вход формирователя 16, где формируется по амплитуде и длительности и поступает на выход преобразователя, сообщая тем самым потребителю о готовности преобразованного кода.

После окончания работы последней тетрады задним фронтом импульса триггера 4 управления по входу 22 блока 1 vпpaвлeния производится сброс триггера 11 и счетчика 13, и цикл преобразования заканчивается Следующее слово обрабатывается аналогичным образом.

Формула изобретения 1, Преобразователь двоичного кода в двоично-десятичный код, содержащий блок управления, двоично-десятичный накапливающий сумматор, вход разрешения записи которого соединен с выходом разрешения записи блока управления, тактовый выход которого соединен с тактовым входом накапливающего сумматора, вход разрешения записи которого соединен с установочным выходом блока управления, вход пуска которого является входом пуска преобразователя, выход окончания преобразования является выходом окончания преобразования преобразователя, отли чающийся тем, что, с целью расширения класса решаемых задач за счет обеспечения возможности преобразования

в двоично-десятично-шестидесятиричный код при одновременном упрощении устройства, в нем накапливающий сумматор состоит из К п/7 каскадов, (где п -- разрядность 5 входного кода), каждый из которых содержит триггер управления, коммутатор, сумматор, табличный преобразователь, регистр и группу элементов И, выходы которых соединены с первыми информаци0 онными выходами каскада, тактовые входы всех каскадов соединены с тактовым выходом блока управления, вход окончания преобразования которого соединен с выходом окончания преобразова5 ния каскадов, входы разрешения записи которых соединены с выходом разрешения записи блока управления, управляющий выход которого соединен с входами выбора закона преобразования каскадов, информа0 ционные входы которых соединены с информационным входом преобразователя, тактовый и управляющий входы которого соединены с соответствующими входами блока управления, вход сброса которого

5 соединен с выходом сброса первого каскада, второй информационный выход 1-го каскада (i 1:K-1) соединен с вторым информационным входом (iM)-ro каскада, выходы переноса i-ro каскада соединены с

0 входами переноса (i- 1)-го каскада, управляющий выход i-ro каскада соединен с управляющим входом (i-1)-ro каскада, причем в каждом из каскадов первые входы элементов И соединены с выходами

5 регистра и первыми информационными входами коммутатора вторые информационные входы которого соединены с первыми информационными входами каскада, вход разрешения записи которого соеди0 нен с управляющим входом коммутатора, первый информационный выход которого соединен с первым входом сумматора, второй вход которого соединен с вторым информационным входом каскада а вход

5 опроса сумматора соединен с управляющим входом каскада и управляющим входом табличного преобразователя первые информационные входы которого соединены с первыми выходами сумматора, вторые

0 выходы которого являются выходами переноса каскада, выход окончания преобразования которого соединен с первыми выходами табличного преобразователя и вторыми входами группы элементов И,

5 вторые выходы коммутатора соединены с вторыми входами табличного преобразователя, вход опроса которого соединен с выходом управляющего триггера, являющегося управляющим выходом каскада, входом опроса коммутатора и входом записи

регистра, информационные входы которого соединены с вторыми выходами табличного преобразователя, синхровход и установочный вход управляющего триггера соединены соответственно с тактовым и установочным входами каскада, управляющий вход которого соединен с информационным входом управляющего триггера.

2. Преобразователь поп.1, от л и ч а ю- щ и и с я тем, что в нем блок управления содержит формирователь входных сигналов, формирователь выходных сигналов, триггер, элемент И, счетчик, дешифратор и одновибратор, выход которого является установочным выходом блока управления, а вход соединен с первым выходом формирователя входных сигналов, с единичным входом триггера и выходом разрешения записи блока управления, вход сброса которого соединен с входом сброса триггера, выход которого соединен с первым входом элемента И и управляющим входом счетчика, счетный вход которого соединен с выходом элемента И и тактовым выходом блока управления, управляющий вход которого соединен с управляющим входом дешифратора, информационный вход которого соединен с выходом счетчика, а выходы

дешифратора являются управляющими выходами блока управления, тактовый вход и вход пуска которого соединены соответственно с первым и вторым входами формирователя входных сигналов, второй выход

которого соединен с вторым входом элемента И, вход и выход окончания преобразования блока управления соединены соответственно с входом и выходом форми- оователя выходных сигналов.

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении преобразователей двоичного кода в двоично-десятичный, в двоично-десятично-шестидесятиричный, в двоично-десятичный код секунд, минут, градусов, для преобразования двоичных кодов с масштабированием. Цель изобретения - расширение класса решаемых преобразователем задач за счет обеспечения возможности преобразования в двоично-десятично-шестидесятиричный код при одновременном упрощении преобразователя. Цель достигается тем, что в преобразователе, содержащем блок 1 управления и накапливающий сумматор 2, последний состоит из N/7 каскадов 3 (N - максимальное число преобразуемых разрядов кода), каждый из которых содержит триггер 4 управления, коммутатор 5, сумматор 6, табличный преобразователь 7, регистр 8 числа, элемент И 9, а блок 1 управления содержит формирователь 10 входных сигналов, триггер 11, элемент И 12, счетчик 13, дешифратор 14 команд, одновибратор 15, формирователь 16 выходных сигналов. 1 з.п. ф-лы, 3 ил.

19 20

J L

.

(Риг. 2

П