Устройство для контроля памяти Советский патент 1980 года по МПК G11C29/00 

1

Изобретение относится к обпозтн ЗУ.

Известно устройство для контроля памяти л содержащее для задания последовательности выбираемых адресов, операций, хранения и обработки результатов ЦВМ. Оно обладал- недостаточным быстродействием при контроле оперативных блоков памяти .с малым временем обращения..

Из известных устройств наиболее близКИМ тезсннческвм решением к. изобретению является устройство для контроля памяти, содержащее блок формирования тестов, выходы кагорого подключены к одним входам блока формирования импульсов записи ,, и чтения, регистра числа и ёлока сравнения, другие входы/;,которых соединены соответственно с вытсодом блока местнс го управления, входом устройства и выходом регистра числа, регистр ащюса и JQ блок управления .

В этом устройстве можно реализовать лишь тесты для проверки блоков памяти, имекяцие в алгоритме построения после доватбльное обращение по адресам проверяемого блока. Реализовать же проверяющие тесты определяющие сохранность информации по данному адресу, при обретении к другим адресам, невозможно. Это существенно Сужает область применения устройства, в частности не позволяет эф(}) использовать его для к онтроля оперативной полупроводниковой памяти..

Целью изобретения является расщиренне области применения устройства за обеспечения йяуаможности контроля полупроводниковой оперативной памяти.

Поставленная цель достигается тем, .что предложенное устройство содержит дойолнигельный регистр адреса, триггер и коммутатор, выход которого соединен с ВЫХОДОК устройства, а входы подключены соответственно к вьтходам триггера и регистров адреса. Входа триггера и дополнительного регистра а/феса соединены с выходами блока управления. На чертеже изображена структурная схемапредложенного устройства. Устройство содержит блок управления I, регистр адреса 2, триггер 3, коммутатор 4, блок формирования импульсов записи и- чпгения 5, блок формирования тестов 6, дополнительный регистр адреса 7, регистр числа 8, блок сравнения 9, блок останова 10.и блок Местного управления 11.. Выход коммутатора 4 соединен с выхо дом устройства, а входы подключены соот ветственно к выходам триггера 3 и регистров 2. и 7, Входы триггера 3 и регистра 7 соединены с выходами блока 1. Работу устройства рассмотрим на примере контроля полупроводникового блока nSMsjTH тестом: типа Талоп. Данный тест предполагает первоначапьну(о за|1ись .по му адресу I ( 1,2,3 ... U ) и О по всем остальным 1 адресам. Цальше тест предполагает поочередное Считывание и контроль записанной информации по J му адресу ( j 1,2,3 ... М и i т j ) и по постоянному J -му адресу с увеличейием на 1 ( -го адреса при переборе всех j -х ащюсбв. Достигается-это следующим образом. По сит налам из блока управления 1 адресный регистр 2 устанавливается в состояние i -го адреса, триггер 3 устанавливает коммутатор 4 в такое состояние, по кото рому сигналы адреса регистра 2 проходят через коммутатор 4 на выход устройства. Блок формирования импульсов аписи и чт ни я 5 по сигналам из блока формирования .„,тестов 6 и блока управления I, вы дает на выход устройства сигнал чтения I. Чт&., таким образом, производится по l -му адресу проверяемого .блока памяги... . . Регистр 7 устанавливается в состояние j -го адреса и триггер 3 перебрасывается в другое состояние, подключая выход устройства через коммутатор 4 к выхоау liemcTpa 7. Блок формирования импульсов записи и чтения 5 подает по j -му адресу на выход устройства сигнал чтения О. Сигналом из блока управления 1 тригге 3 снова перебрасывается, подключая выход устройства через коммутатор 4 к выходу регистра 2, который вновь выбирает -ый адрес, по которому производится чтение I. Сигналом из блока управления 1 регистр 7 устанавливается в состояние {j +1)т-го адреса. Коммутатор 4 .под управлением триггера 3 подключает к выходу, устройства выходы регистр.а 7 и по выбранному (j +1)-му адресу производится чтение О.. Дальше производятся аналогичные коммутации триггером 3 через KOMMyfaTop 4 выходов регистров 2 и 7 при переборе регистром 7. остальных ( Н - 3) адресов, причем после перебора всех адресов регистром 7 регистр 2 устанавливаетс.я в следующем ( +1)-е состояние и производятся аналогичные коммутации. Считанные из проверяемого блока памяти сигналы подаются на регистр 8, а оттуда на блок сравнения 9, который в случае несовпадения считанной и записанной информации выдает на блок останова 10 сигнал, по которому прекращается работа блока 11 и работа всего устройства. Использование дополнительного адресного регистра, триггера и коммутатора выгодно отличает описанное устройсфво прототипа. Для расширения области приме- : нения прототипа необходимо применение либрспециализированной вычислительной машины для задания необходимой последоваггельности адресов, специального процессора, что менее эффективно, чем применение дополнительного адрейного регистра, коммутатора и триггера. формула изобретения Устройство для контроля памяти, содержащее блок формирования тестов, выкоторого подключены к одним , дам блока формирования импульсов записи и чтения, регистра числа и блока сравнения, другие которых соединены соотЁвтственно с выходом блока местного управления, входом устройства и выходом регистра числа, регистр адреса и блокуправления, отличающеес я тем, что, с целью расширения области применения устройства за счет обеспечения возможностй контроля полупроводниковой оперативной памяти, оно содержит дополнительный регистр адреса, триггер и коммутатор, выход которого соединен с выходом устройства, а входы подключены соответственно к выходам триггера и регистров -- адреса, входы тригге эа и Дополнительного регистра адреса соединены с- выходами блока управления. Источнгоси информации, принятые во .внимание при экспертизе 1.Электроника, N 18, 1969, с. 25-24., 2.Информационный лист ВИМИ, № 761464 (прототип).

n

6

s

10

f