Устройство для контроля памяти Советский патент 1991 года по МПК G11C29/00 

Изобретение относится к запоминающим устройствам и является усовершенствованием изобретения по авт. св. № 739658.

Цель изобретения - повышение быстродействия устройства.

На чертеже изображена блок-схема устройства для контроля памяти.

Устройство содержит регистры 1-4, группу элементов ИЛИ 5, коммутатор 6, блок управления 7, блок формирования тестов 8, триггер 9, блок формирования импульсов записи-чтения 10, приемный регистр 11, блок сравнения 12, блок останова 13, блок местного управления 14.

Разрядность адреса Р проверяемой памяти состоит из разрядов регистра строк m и столбцов п в матрице памяти

Р т х п.

Для организации перебора адресов по кресту или-строке (столбцу) в проверяющем тесте необходимо обеспечить возможность автономного изменения соответствующей

части m или п разрядов регистра адреса проверяемой памяти.

Разрядность всех четырех регистров 1- 4, а также число элементов ИЛИ 5 и разрядность коммутатора 6 равны и соответствуют максимально возможному числу разрядов адреса для проверяемой памяти.

Разряды регистров 1 и 3 под воздействием выходов регистра 4 могут иметь два режима работы, счетный, если на их входы подается единичный потенциал с выхода соответствующего разряда регистра 4 или режим принудительного удержания в единичном состоянии, которое не влияет на возможность работы в счетном режиме последующих разрядов данного регистра. Оба режима работы регистров 1 и 3 устанавливаются выходными потенциалами регистра 4, первый единичным, второй нулевым. При этом обеспечивается возможность счета, начиная с того разряда регистра, у которого первого имеется соответствующее разрешение. Таким образом задав позиционный

со

с

о о VI

ел ю

ю

код в регистре А, можно определить номер первого счетного разряда регистров 1 и 3.

Устройство работает следующим образом.

При формировании адресных перехо- дов типа крест из блока управления 7 на блок формирования тестов 8 и регистр 4 поступают установочные сигналы. Регистр 4 выдает на разряды регистров 1 и 3 единичные и нулевые уровни, например такие, как показано на чертежи: с прямых выходов 0-4 разрядов - единичные и с 5-9 - нулевые (и наоборот, для инверсных выходов). На выходе разрядов регистров 1 и 3, принудительно установленных регистром 4 в режим удержания единичного состояния присутствует )акой уровень, который разрешает прохождение через соответствующий элемент ИЛИ 5 группы сигнапов того же разряда друго О регистра, работающего в счетном режиме.

Проверка памяти начинается с исходного нулевого адреса, передаваемого коммутатором в регистр 2. На выходе элементов ИЛИ 5 группы установлен адрес нулевого столбца и первой строки. По сигналам из блоков управления 7 и формирования тестов 8 запускаются триггер 9 и блок Формирования импульсов записи-чтения 10, и по двум адресам, определяемым регистром 2, состоянием выходов элементов ИЛИ 5 группы и трип ером Ч, выполняется обращзние, соответствующее данному тесгу. Далее добавляется единица в ре(истр 1,увеличивая адрес строки, и аналогичное обращение производится по новой паре адресов.

Аналогичным образом производится обращение по остальным адресам нулевого столбца до достижения регистром 1 адреса, на единицу меньшего исходного, т.е. нуле- вого. Бпок управления 7 прекращает добавление единицы в регистр 1 и начинается подача этих сигналоч п регистр 3, который устанавливается о состояние адреса первого столбца. После обращения по данной но- вой паре адресов производится обращение по другой паре адресов, отличающейся со- стоянцем регистра 3 (адрес второго столбца), и т.д. до достижения регистром 3 исходного состояния, равного состоянию регистра 1. Первый такт формирования адресных переходов оканчивается увеличением на единицу состояния регистра 2 (происходит сдвиг, центра креста). Второй и последующее такты производятся знало- гично с добавлением единицы а решстры 1 и 3 до достижения ими исходного состояния, равного состоянию части п регистра 2 для регистра 3 и части m регистра 2 для регистра 1. Характер обращения по каждому из адресов в проверяемой паре определяется блоком формирования импульсов записи-чтения 10, а обращенные к тому или иному адресу в паре - триггером 9 в зависимости от типа теста.

При необходимости изменения разрядности регистров из блока управления 7 в регистр 4 поступают сигналы на изменение состояния его разрядов.

Для формирования адресных переходов внутри строки или столбца в такте обращения перебор адресов производится только одним из регистров 1 или 3, второй же постоянно находится в состоянии, равном состоянию соответствующей части m или п регистра 2.

При формировании адресных переходов для шстов типа N2, где , разряды регистра 4 из блока управления 7 устанавливаются в одинаковое состояние и работает один из регистров 1 или 3 по полному объему адресов, образуя адрес, парный адресу регистра 2. Добавление единицы производится только в тот регистр 1 или 3, который работает в режиме счета.

Считанная из проверяемого блока памяти информация принимается на регистр 11, сравнивается с эталонной в блоке сравнения 12, который при наличии несовпадения запускает блок останова 13. Сигнал из блока останова 13 прекращает работу блока местного управления 14.

Устройство позволяет формировать более короткие тесты N3/2, что приводит к снижению времени проверки блоков памяти большой информационной емкости.

Формула изобретения

Устройство для контроля памяти по авт. св. № 739658, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены третий и четвертый регистры адреса и группа элементов ИЛИ, причем выходы первого регистра адреса через первые входы элементов ИЛИ группы подключены к первому входу коммутатора, вторые входы элементов ИЛИ группы соединены с выходами разрядов третьего регистра адреса, входы которого поразрядно соединены с инверсными входами четвертого регистра адреса, прямые выходы которого поразрядно соединены с входами первого регистра адреса, вход четвертого регистра адреса подключен к одному из выходов блока управления.

Изобретение относится к запоминающим устройствам. Цель изобретения - повышение быстродействия устройства. Изобретение позволяет проводить проверку запоминающих устройств путем формирования сокращенных контролирующих тестов. Поставленная цель достигается введением в устройство третьего и четвертого регистров и группы элементов ИЛИ. Использование изобретения приводит к снижению времени проверки блоков памяти большой информационной емкости. 1 ил.