Устройство для контроля полупроводниковой памяти Советский патент 1980 года по МПК G11C29/00 

УСТРОЙСТВО для КОНТРОЛЯ ПОЛУПЮВОДНИКОВОЙ

(54) ПАМЯТИ

Изобретение относится к области запоминаю щих устройств. Известно устройство, содержащее генератор тактовых импульсов, соединенный с генератором тестовой последовательности и блок анализа реакции испытуемой памяти на формируемые генератором тестовые воздействия 1 . Недостаток устройства заключается в том, что оно не обеспечивает локализацию неисправностей. Наиболее близким техническим рещением к данному является устройство для контроля полупроводниковой памяти, содержащее генератор тактовых импульсов, генератор тестовой последовательности, блок управления, блок формирования временной диаграммы, блок согл сования уровней, компаратор, причем выход генератора тактовых импульсов подключен ко входу генератора тестовой последовательности и входу блока формирования временной диаграммы, выходы которого соединены с первыми входами блока согласования уровней, управляющие входь генератора тактовых импульсов, генератора тестовой последовательности и блока формирования временной диаграммы подключены к одним из выходов блока утфавления, одни из входов которого соединены с выходами генератора тактовых импульсов и генератора тестовой последовательности и выходом компаратора ход которого подключен ко входу устройства 2. Недостатки этого устройства состоят в том, что оно обеспечивает т5лько выявление дефектных ячеек запоминающего устройства, но не определяет причины их неправильной работы, а также не обеспечивает точной локализации неисправностей, что ограничивает область применения этого устройства. Цель изобретения - расщирение области применения устройств для контроля полупроводниковой памяти за счет обеспечетш возможности проведения диагностических испытаний. Поставленная цель достигается тем, что устройство содержит преобразователь кодов, адресный мультиплексор, счеггак, первый и второй накопители,причем выходы генератора тестовой последовательности подключены соответственно ко входу преобразов ателя кодов и первому ,

(;г.- -;й5Я. ВХОДУ адресного мультиплексора, второй вход которого подключен к выходу счетчика, выходы преобраз&вателя кодов соединены со вторыми входами .блока согласования уровней и управляющими входами компаратора и второго накопителя, выходы адресного мультиплексора подключеньг к адресным входам накопителей и третьим входам блока согласования уровней, выходы которого соединены с выходами устро ства, выход компаратора подключенкг оДйоМу из входов первого накопителя, выхбд которого соединен с одним из входов блока управления, управляющие входы преобразователя .кодов, адресного мультиплексора, счетчика . и накопителей подключены к другим выходам блока управления. На чертеже изображена блок-схема предлагаемого устройства. Устройство содержит генератор тактовых импульсов, генератор 2 тестовой пбйЧедШательности, блок 3 управления, блок 4 формировани временной диаграммы, блок 5 согласования уро ней, компаратор 6, вход 7 которого является входом устройства, преобразователь 8 кодов, адрес ный мультиплексор 9, счетчик 10, первый 11 и второй 12 накопители. Устройство подключается к блоку 13 полупроводниковой памяти. Выход генератора 1 такто вЫх импульсов подключен ко входу генератора 2 тестовой последовательности и входу блока 4формирования временной диаграммы, выходами соединенного с первыми входами блок 5согласования уровней. Управляющие входы генератора 1, генератора 2 и блока 4 подключены к одним из выходов блока 3 управления Входы которого соединены с выхоДаК1И генераторов 1 и 2, с выходами компаратора 6 и вы ходом накопителя 11. Выходы генератора 2 тестовой последовательности подключены соответствегаю ко входу преобразователя 8 кодов и первому входу адресного мультиплексора 9. Выходы преобразо1зателя 8 кодов соединены со вторыми входами блока 5 согласования уровней суправляю)лими входами компаратора 6 и накопителя 12, а выходы мультиплексора 9 подключены к адресным входам накопителей 11 и 12 и к третьим входам блока 5, выходы которого соединены с выходами устройства. Вход 7 компаратора 6 является входом устройства и соединен с выходом контрол1фуемогб блока 13 памяти, а выход компаратора 6 подключен к одному из входов накопителя 11. -Управляющие входы преобразователя 8 кода , аДрёШёго мультиплексора 9, счетчика 10, накопителей 11 и 12 подключены к другим выходам блока 3 управления. Выход счегшка 10 соединен со вторым входом адрес ного мультиплексора. 9.

749В87 Устройство работает следующим образом, В начале испытания с блока 3 управления поступает сигнал установки в исходное состояние генератора 2 тестовой последовательности и счетчика 10, а первый накопитель 11 заполняется нулями . Затем запускается генератор 1 тактовых Импульсов. Генератор 2 тестовой последовательности под действием так-. товых импульсов от генератора 1 начинает вырабатывать последовательность, тестовых воздействий из исходной тестовой последовательности, которые состоят из сигналов управления и сигналов адресации. Сигналы управления без преоб разования передаются через преобразователь.8 кодов на входы блока 5 согласования уровней. Сигналы адресации передаются на блок 5 через адресный мультиплексор 9. Блок 5 в соответствии с сигнал ами временной развертки, формируемыми блоком 4 под действием тактовых импульсов от генератора 1, передает сигналы управления и сигналы адресации на входы испытуемого блока полупроводниковой памяти. Если действующее тестовое воздействие является операцией считывания, компаратор 6 сравнивает значение реакции контролируемого блока памяти с требуемой реакцией. В случае обнаружения несоответствия на выходе компаратора 6 появляется сигнал 1, который поступает на информационный вход накопителя 11 и в блок 3 управления, который запрещает работу генератора 1 , фиксирует появление несоответствия и вырабатывает импульс записи в накопитель 11 по адресу сбойной ячейки памяти, фиксируя ее адрес. Одновременно блок 3 формирует цикл восстановления состояния сбойной ячейки памяти. При этом преобразователь 8 кодов под действием сигналов с блока 3 преобразует сигналы управления которые в зтот момент представляют операцию считывания, в сигналы, соответствующие операции записи Ч или 1 , в зависимости от того, какую требуемую реакцию формирует в данный момент преобразователь 8 кодов. Блок 4 под действием импульса от блока 3 управления формирует очередной цикл временной развертки, в соответствии с которой блок 5 передает на входы испытуемого блока полупроводниковой памяти новое значение управгающих сигналов. Сигналы адресации не изМеняются. После зтого блок 3 , управления разрешает работу генератора 1, который запускает генератор 2, вырабатывающий очереднь1е тестовые воздействия, и процесс повторяется до окончания исходной тестовой последовательности, при окончании которой генератор 2 вырабашвает соответствующий сигнал, который поступает в блок 3 управления.. Блок 3 в этом случае запрещает работу Генератора 1 и проверяет условие: был ли хотя бы один сбой при испытании на исходную тестовую послеДоватШКнйЙбГ Если сбоев зафиксировано не было, делается заключение о годности испытуемого блока полупроводниковой памяти. Если хотя бы один сбой имел место, что зафиксировано в блоке 3 управления, осуществляетсй Пёрёход на диагностический этап, который начинается с опроса накопителя П для выявления адреса первой сбойной ячейки. Для этого блок 3 управления последовательно изменяет состояние счетчика 10, с выхода которого сигналы переДШТся айр&стгй муль1гйплексбрбм 9 на адресные входы накопителя 11. При каждом изменении состояния счётчика пбд действие сигнала с блока 3 управления производится счи тывание информации из ячейки памяти накопителя II с адресом, соответствующим состояншо счетчика. 10. Блок 3 каждый раз анализирует состояние на выходе накопителя 11 и, если считываемая информация О, опрос его продолжается, а при считывании 1 опрос прекращается. Счетчик 10 фиксирует значение сбойной ячейки памяти. Затем блок 3 управления для определения работоспособности этой ячейки памяти вырабатывает последовательность из пяти импульсов, .. которые поступают на вход блока 4 формирования временной диаграм мы и вход преобразователя 8, который в соответствии с этими импульсами последовательно вырабатывает сигналы, соответствующие операциям: запись О, запись 1, считывание 1, запись О и считывание О. Адресный мульти плексор 9 продолжает передавать значение адреса с выходов счетчика 10. В случае обнаруясеии несоответствия компаратором 6, блок 3 формирует импульсы записи во второй накопитель 12 значения анализирующего тестового воздействия, на котором было обнаружено несоответствие, и значения предшествующего анализу тестового воздействия. Затем блок 3 возобновляет опрос первого накопителя 11. Если несоот ветствия требуемой реакции обнаружено не было, блок 3 управления вырабатывает сигнал записи О в первый накопитель 11 по адресу соответствующему состоянии счетчика 10. После этого начинается испытание на расщиреиную тестовую последовательность сбойной ячейки памяти, адрес которой зафиксирован счетчиком 10. Режим испытания на расщиренную тестовую последовательность отличаеТсй от режйШ испытания на исходную тем, что блок 3 управления устанавливает генератор 2 тестовой последователь ности на режим работы, при котором он формирует очередное тестовое воздействие по каждому нечетному тактовому импульсу, nocTynaidщему с генератора I. Испытание начинается с запуска генератора I тактовых импульсов. Под действием первого тактового иМпутйса генератор 2 вырабатывает первое тестовое воздействие. Адресный мультиплексор 9 под действием сигнала управления с блока 3 передает на свой выход сигналы адресации с выхода генератора 2. Блок 4 под действием тактового импульса от генератора 1 формирует цикл временной развертки, под действием которой блок 5 передает тестовое воздействие на входы испытуемого блока памяти. Затем под действием второго тактового импульса с генератора Л блок 3 управления переключает адресный мультиплексор 9 на передачу сигналов с выхода счетчика 10. Одновременно под действием сигналов с блока 3 управления преобразователь 8 кодов преобразует управляющую . часть тестового воздействия, поступающую с выходов гёиер а тора 2, в новое тестовое воздействие, соответствующее Операции счйтьгвания, а блок 4 под действием тактового импульса с генератора 1 формирует очередной цикл временной развертки, под действием которой блок 5 передает тестовое воздействие с выходов преобразователя кодов 8 и адресного мультиплексора 9 на испытуемый блок памяти. Генератор 2 при этом продолжает выдавать предь1дущёё тестовое воздействие. Компаратор сравнивает значение реакции контролируемого блока памяти с требуемой которая формируется преобразователем кодов 8 под действием сигналов с блока 3 управления. При обнаружении несоответствия блок 3 запрещает работу генератора 1, форм1фует импульс записи и Эаписы йт ё тШсШитёль 12 значение тестового воздействия, которое в данный момент подавалось на испытуемый блок памяти. Затем преобразователь 8 и адресный мультиплексор 9 под действием сигнала с блока 3 начинают передавать на свои выходы значение ТёсТЬвбго воздействия, формируемого генератором 2. Значение этого Тестового воздействия под действием импульса записи от блока 3 записывается накопителем 12. После этого блок 3 формирует цикл восстановления состояния сбойной ячейки памяти, после чего разрешает работу генератора 1. Если тестовая последовательность, генерируемая генератором 2, не закончена, он начинает вырабатывать очередное тестовое воздействие, и изложенный выще процесс испытания на расцшреннум тестовую последовательность повторяется до ее окончания. После окончания тестовой последовательности блок 3 возобновляет опрос накопителя 11, и при считьшании 1 начинается проверка работоспособности очередной сбойной ячейки памяти, а затем при йоложйтельном исходе такой проверки начинается испытание на расишренную тестовую последовательность дпя данной ячейки памяти. Такой процесс повторяется до завершения опроса накопителя 1I. После испытания в накопителе 11 зафиксированы адреса неработоспособных ячеек памяти, а в накопителе 12 зафиксированы тестовые врздействия, по которым можно идентифицировать неисправное ти. Технико-экономические преимущества описываемого устройства заключаются в том, что оно обеспечивает высокую точность и достоверность лока;шзавди неисправностей в блоках полупроводниковой памяти, в том числе локализацию многократных ошибок, получение диагностической информации в виде, не требующем сложных вычисл.ений, а также позволяет применять для диагностики неисправностей памяти npocTbie тестовые последовательности и существенно сократить время локализации неисправностей без вмешательства оператора в процесс контроля,Применение описываемого устройства позволяет полностью автоматизировать контроль блоков полупроводниковой памяти и использовать диагностическую информацию дпя корректировки технологического процесса изготовления полупроводниковой памяти с целью повышения ее надежности, что существенно расширяет область применения устройств. Фор м у л а изобретения Устройство для контроля полупроводниково памяти, содержашее генератор тактовых импул сов, генератор тестовой последовательности, бл управления, блок формирования временной диаграммы, блок согласования уровней, компа ратор, причем выход генератора тактовых импу сов подключен ко входу генератора тестовой последовател1 ности и входу блока формирования временной диаграммы, выходы которого 7а соединены с первыми входами блока согласо- ,вания уровней, управляющие входы генератора тактовых импульсов, генератора тестовой последовательности и блока формирования временной диаграммы. подключены к одним из выходов блока управления, одаи из входов которого соединены с выходами генератора тактовых импульсов и генератора тестовой последоват;ельности и выходом компаратора, вход которого подключен ко входу устройства, отличающееся тем, что, с целью расширения области применения устройства за счет обеспечения возможности проведения диагностических испытаний, оно содержит преобразователь кодов, адресный мультиплексор, счетчик первь1Й и второй накопители, причем выходы генератора тестовой последовательности подключены соответственно ко входу преобразователя кодов и первому входу адресного мультиплексора, второй вход которого подключен к выходу счетчика, выходы преобразователя кодов соединены со вторыми входами блока согласования уровней и управляющими входами компаратора и второго накопителя, выходы адресного мультиплексора подключены к адресным входам накопителей и третьим входам блока согласования уровней, выходы которого соединены с выходами устройств, выход компаратора подключен к одному из входов первого накопителя, выход которого соединен с одним из входов блока управления, управляющие входы преобразователя кодов, адресного мультиплексора, счетчика и накопителей подключены к другим выходам блока упраления. Источники информации, принятые во внимание при зкспертезе 1.Патент США Г 3719929, кл. 340-146, 1, 1974. 2.Патент США № 3806243, кл. 340-146,1, 1974 (прототип).

. Т5 ;v 2-i -- - -