Устройство для контроля блоковпОлупРОВОдНиКОВОй пАМяТи Советский патент 1981 года по МПК G11C29/00 

(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ПОЛУПРОВОДНИКОВОЙ ПАМЯТИ

Недостатком этого устройства является невозможность параллельной диагностики нескольких ми1фосхем памяти, что снижает быстродействие устройства .

Цель изобретения - повышение быстродействия устройства за счет обеспечения возможности параллельной диагностики (локализации неисправностей) нескольких микросхем памяти.

Поставленная цель достигается тем что в устройство для контроля блоков полупроводниковой памяти, содержащее генератор тактовых импульсов, генератор тестовых импульсов, блок управления, формирователь временной диаграммы, блок сопряжения, компаратор, преобразователь кодов, первый мультиплексор, счетчик, первый и второй накопители, причем выход генератора тактовых импульсов подключен ко входу генератора тестовых импульсов и входу формирователя временной диаграммы, выходы которого соединены с первым входом блока сопряжения, управляющие входы генератора тактовых импульсов, генератора тестовых импульсов, накопителей, счетчика, преобразователя кодовJ, первого мультиплексора и Формирователя временной диаграммы подключены к одним из выходов блока управления, одни из входов которого соединены с вьлходами генератора тактовых импульсов и генератора тестовых импульсов, выходы генератора тестовых импульсов подключены соответственно ко входу преобррзователя кодов и первому входу первого мультиплексора, второй вход которого подключен к выходу счетчика, выходы преобразователя кодов соединены со вторым входом блока сопряжения, управляющим входом компаратора и первым управляющим входом второго накопителя, выходы первого мультиплексора подключены к адресным входам накопителей и третьему входу блока сопряжения, выходы которого соединены с выходами устройства, вход которого подключен ко входу компаратора, введены регистры, элементы ИЛИ, второй мультиплексор и сумматор, причем входы первого и второго регистров подключены к выходу компаратора, выход первого регистра соединен со входами первого элемента ИЛИ, вторым управляющим входом второго накопителя и первым входом второго мультиплексора, выход второго регистра соединен со входами второго элемента ИЛИ и первым входом сумматора, второй вход которого соединен с выходом третьего регистра, выход сумматора подключен ко входам третьего элемента ИЛИ и второму входу второго мультиплексора, выход которого соединен с управляющим входом первого накопителя, выход которого подключен ко входу третьего регистра, выходы элементов ИЛИ подключены к другим входам блока управления, другие выходы которого соединены с управляющими входами второго регистра и второго мультиплексора.

На чертеже изображена структурная схема устройства.

Устройство содержит генератор 1 тактовых импульсов, генератор 2 тестовых импульсов., блок 3 управления, формирователь 4 временной диаграммы блок 5 сопряжения, компаратор 6, к выходам блока 5, являющимися выходами устройства, и ко входу компаратора 6, являющемуся входом устройства, подключаются контролируемые блоки памяти, например микросхемы 7 памяти Устройство также содержит преобразователь 8 кодов, первый мультиплексор 9, счетчик 10, первый накопитель 11, второй накопитель 12, имеющий первый управляющий вход 13, первый регистр 14, второй регистр 15, первый элемент ИЛИ 16, второй элемент ИЛИ 17, второй мультиплексор 18, третий регистр 19, сумматор 20 и третий элемент ИЛИ 21.

Управляющие входы генераторов 1 и 2, накопителей 11 и 12, счетчика 10, преобразователя 8, мультиплексора 9 и формирователя 4 подключены к одним из выходов блока 3, одни из входов которого соединены с выходами генераторов 1 и 2. Входы первого регистра 14 и второго регистра 15 соединены с выходами ком-паратора б . Выход регистра 14 соединен со входами элемента ИЛИ 16, вторым управляющим входом второго накопителя 12 и первым входом второго мультиплексора 18. Выход регистра 15 соединен со входами элемента ИЛИ 17 и первым входом сумматора 20, второй вход которого соединен с выходом третьего регистра 19 Выход сумматора 20 соединен со входами элемента ИЛИ 21 и вторым входом второго мультиплексора 18, выход которого подключен к управляющему входу первого накопителя 11. Входы регистра 19 подключены к выходу накопителя 11. Выходы элементов ИЛИ 16, 17 и 21 подключены к другим входам блока управления 3, другие выходы которого соединены с управляющими входами регистра 15 и мультиплексора 18.

Регистр 14 предназначен запоминания вектора несоответствия, формируемого компаратором 6. Регистр 15 предназначен для накопления единиц векторов несоответствий с целью получения информации о номерах неисправных микросхем памяти. После проверяющего этапа он содержит информаШ1Ю, достаточную для разбраковки микросхем по принципу годен - брак Каждый разряд регистров 14, 15 и 19 соответствует испытываемой микросхеме. Мультиплексор 18 передает на yttравляющие входы накопителя 11 сигналы либо с регистра 14 (при проведении проверяющего этапа), либо с выходов сумматора 20 (при проведении диагностического этапа). Регистр 19 предназначен для запоминания состояния выходов накопителя 11 в режиме его опроса. Сумматор 20 производит поразрядное суммирование по модулю два векторов, поступающих на его входы, тем caNadM осуществляя маскирование тех разрядов регистра 19, которым соответствуют микросхемы, проверяемые ячейки которых определены как неработоспособные, Работа устройства делится на два основных этапа: проверяющий этап и диагностический этап. Проверяющий этап начинается с установки генератора 2 в исходное состояние и мультиплексора 18 на передачу сигналов с регистра 14. В нулевое состояние устанавливаются счетчик 10, накопитель 11 и регистр 15. Затем запускается генератор 1 и гене ратор 2 под действием тактовых импул сов начинает вырабатывать последовательность тестовых воздействий из ис ходной проверяющей тестовой последов тельности . Каждое тестовое воздействие состоит из сигналов управления и сигналов адресации, которые ссютветствснно через блоки 8 и 9 передаются на входы блока 5. С илходов- блока 5 сигналы управления и адресации в соответствии с сигналами временной раз вертки, формируемыми блоком 4, передаются на входы блока 7. Если формируемое тестовое воздейс вие является операцией считывания, компаратор 6 сравнивает значение реакций на выходах блока 7 с требуемой реакцией, которая поступает на управляющие входы компаратора € с выхода преобразователя 8. На выходах компаратора 6 формируется вектор несоответствий, в котором 1 указывает на несовпадение требуемюй реакции с реакцией, соответствуквдей испы тываемой микросхемы памяти из группы параллельно диагностируемых микро схем. Вектор несоответствий с выходо компаратора 6 передается в регистр 14и запоминается в нем (каждый разряд регистра соответствует опр еделен ной испытываемой микросхеме). Вектор несоответствий с выходов компаратора 6 передается такЖе в регистр 15. Одн ко в отличие от регистра 14 регистр 15накапливает поступающие на его вход значения векторов несоответстви суммируя свое содержимое со значение очередного вектора несоответствий . В случае наличия хотя бы одной 1 в регистре 14 (это Фиксирует элемент ИЛИ 16) блок управления 3 запрещает работу генератора 1 и вьфабатывает сигнал записи 1 по адресу, формиру мому в данный момент генератором 2, в те разряды накопителя 11, которые соответствуют 1 на его управляющих входах, соединенных с выходами регистра 14 через мультиплексор 18, Тем самым в накопителе 11 фиксируется адрес сбойной ячейки путем записи I только в те разряды накопителя, которые соответствуют неработоспособным микросхем памяти. Одновременно блок 3 формирует цикл восстановления состояния сбойной ячейки. При этом блок 8 под действием сигнала с выхода блока 3 преобразует сигналы управления, поатупаиедие с выходов генератора 2, в сигналы записи О или 1, в зависи1«эсти от того, какую требуемую реакцию формирует в данный момент генератор 2. Сигналы адресации не изменяются. После этого блок 3 управления разрешает работу генератора 1, который запускает.генератор 2. Генератор 2 начинает вырабатывать очередные тестовые воздействия из исходной тестовой последовательности, Процесс повторяется до ее окончания. При этом в регистре 15(фиксируются все неисправные микросхе1«л памяти (об этом говорит наличие 1 в соответствующем разряде регистра). О на выходе элемента ИЛИ 17, который суммирует значения всех разрядов регистра 15, свидетельствует об исправности всех испытываемых микросхем; в этом случае их испытание заканчивается . 1 на выходе элемента ИЛИ 17 свидетельствует о наличии хотя бы одной неработоспособной микросхемы. В этом случае устройство переходит на диагностический этап, на котором осуществляется локализация неисправностей , На этом этапе блок 3 управления переключает мультиплексор 18 на передачу сигналов с выходов сумматора 20. Диагностический этап начинается с установки в нулевое состояние регистра 15. После этого начинается опрос накопителя 11 путем последовательного изменения состояния счетчика 10. Под действием сигнал.- с блока 3 мультиплексор 9 начинает передавать на адресные входы накопителя 11 сигналы с выхода счетчика 10. При каждом изменении состояния счетчика 10 блок 3 формирует сигнал считывания из накопителя 11. Значение считываемой информации передается в регистр 19 . Вследствие присутствия нулей на вторых входах сумматора 20, которые соединены с выходами регистра 15, сигналы с выхода регистра 19 без изменения передаются через сумматор 20 на входы элемента ИЛИ 21. Если на выходе элемента ИЛИ 21 О, то опрос продолжается. В противном случае опрос прекращается. В этом случае счетчик 10 фиксирует адрес сбойной ячейки памяти, а 1 в регистре 19 указывает на неработоспособную микросхему. Начинается проверка работоспособности сбойной ячейки памяти. Блок 3 управления совместно, с преобразова телем 8 начинает вы абатывать последовательность из трех операций: запись О, запись 1, считывание 1 Мультиплексор 9 продолжает передават на выход значение адреса с выходов счетчика 10 , Как ч прежде, любое тес товое воздействие поступает на входы всех испытуемых микросхем. Во время действия операции считывания к содер жимому регистра 15, которое в данный момент является нулевым, прибавляетс значение вектора несоответствий, пос тупающего с выходов компаратора 6. Сумматор 20 выполняет поразрядную операцию.суммирования по модулю два содержимого регистра 15 с содержимым регистра 19. Элемент ИЛИ 21 суммирует значения сигналов, снимаемых с вы ходов сумматора 20 . Если на выходе элемента ИЛИ 21 - О (все неисправности, вызвавшие сбой состояния сбо ной ячейки локализованы), блок 3 устанавливает в нулевое состояние регистр 15 и возобновляет опрос нако пителя 11. Если на выходе элемента ИЛИ ,блок 3 управления и преоб- разователь 8 начинают вырабатывать последовательность из двух операций: запись О, считывание О. Во время операции считывания к содержимому регистра 15. прибавляется значение вектора несоответствий. Затем анализируется значение выхода элемента ИЛИ 21. Если на его выходе - О, блок 3 устанавливает в нулевое состояние регистр 15 и возобновляет опрос нако пителя 11. В противном случае анализируемая сбойная ячейка памяти работоспособна и блок 3 формирует сигнал записи О в те разряды накопите ля 11, которые соответствуют 1 на его управляющих входах, куда через мультиплексор 18 поступают сигналы с выходов сумматора 20. .в случае работоспособности сбойнойячейки памяти начинается испытание на расширенную тестовую последовательность (ТП) для данной сбойной ячейки, адрес которой зафиксиро ван счетчиком 10 . Режим испытания на расширенную ТП отличается от режи ма испытания на исходную ТП тем, что блок 3 устанавливает генератор 2 на режим работы, при котором он формирует очередное тестовое воздействие по каждому нечетному .;тактовому импульсу, поступающему с генератора 1. Испытание на расширенную ТП начинается с запуска генератора 1. Под дейст вием первого тактового импульса генератор 2 начинает вырабатывать первое тестовое воздействие. Мультиплексор под действием сигнала с блока. 3 начинает передавать на свой выход сигналы адресации с выходов генератора 2. Блок 4 формирует цикл временной развертки, под действием которой блок 5 передает на входы испытуемых микросхем памяти тестовое воздействие, поступающее с выходов блоков 8 и 9 . Такая работа блоков 4 и 5 происходит всегда, когда формируется очередное тестовое воздействие . Затем под действием второго тактового импульса блок 3 переключает мультиплексор 9 на передачу сигналов с выхода счетчика 10 . Одновременно под действием сигнала с выхода блока 3 преобразователь 8 кодов преобразует управляющую часть-тестового воздействия, поступающую с выходов генератора 2 в новое тестовое воздействие, соответствукддее операции считывания. Компаратор б сравнивает реакции испытываемых микросхем с требуемой реакцией, поступающей с выхода преобразователя В, и формирует вектор несоответствий, который передается в регистр 14. Элемент ИЛИ 16 определяет наличие хотя бы одной 1 в регистре 14. Если на выходе элемента ИЛИ 16 1 блок 3 запрещает работу генератора 1 и формирует импульсы записи в накопитель 12, в который записывается значение тестового воздействия и содержимое регистра 14 . Затем блоки 8 и 9 под действием сигнала с блока 3 начинают передавать на свои выходы значение тестового воздействия с выходов генератора 2, которое также записывается в накопитель 12 . После этого блок 3 формирует цикл восстановления состояния сбойной ячейки, после чего разрешает работу генератора 1. Если ТП, генерируемая генератором 2, не закончена, он начинает вырабатывать очередное тестовое воздействие и изложенный выше процесс испытания на расширенную ТП повторяется до ее окончания . После окончания ТП блок 3 устанавливает в нулевое состояние регистр 15 и возобновляет опрос накопителя 11. После завершения опроса накопителя 11 в нем фиксируются неработоспособные ячейки для каждой из параллельно испытуемых микросхем памяти, а в накопителе 12 - тестовые воздействия, по которым можно идентифицировать неисправности каж- . дои испытываемой микросхемы . Использование предлагаемого устройства позволяет повысить эффективность диагностических испытаний микросхем полупроводниковой памяти путем обеспечения возможности параллельной диагностики нескольких микрохем, а также возможности эффективной диагностики полупроводниковой памяти со словарной организацией. Это дает возможность сократить общее врея- -затрачиваемое на процесс диагностики (локализации неисправностей) полупроводниковой памяти.

Формула изобретения

Устройство для контроля блоков полупроводниковой памяти, срдержащее генератор тактовых импульсов, генератор тестовых импульсов, блок управления, формирователь временной диаграммы, блок сопряжения, компаратор, преобразователь кодов, первый мультиплексор, счетчик, первый и второй накопители, причем выход генератора тактовых импульсов подключен ко входу генератора тестовых импульсов и входу формирователя временной диаграммы, выходы которого соединены с первым входом блока сопряжения, управляющие входы генератора тактовых импульсов,генератора тестовых импульсов, накопителей, счетчика, преобразователя кодов, первого мультиплексора и формирователя временной диаграммы подключены к одним из выходов блока управления, одни из входов которого соединены с выходами генератора тактовых импульсов и генератора тестовых импульсов, выходы генератора тестовых импульсов подключены соответственно ко входу преобразователя кодов и первому входу первого мультиплексора, второй вход которого подключен к выходу счетчика, выходы преобразователя кодов соединены со втоjaaM входом блока сопряжения, управляющим входом компаратора и первым управляющим входом второго накопителя, выходы первого мультиплексора .

подключены к адресным входам накопителей и третьему входу блока сопряжения, выходы которого соединены с выходами устройства, вход которого подключен ко входу компаратора, о т л ичающееся тем, что, с целью повышения быстродействия устройства, оно содержит регистры, элементы ИЛИ, второй мультиплексор и сумматор, причем входы первого и второго регистров подключены к выходу компаратора, выход первого регистра соединен со входами первого элемента ИЛИ, вторым управляющим входом второго накопителя и первым входом второго мультиплексора, выход второго регистра сое5динен со входами второго-элемента ИЛИ и первым входом сумматора, второй вход которого соединен с выходом третьего регистра, выход сумматора подключен ко входам третьего элемента ИЛИ и входу второго мультип0лексора, выход которого соединен с управляявдим входом первого накопителя, выход которого подключен ко входу третьего регистра, выходы элементов ИЛИ подключены к другим входам

5 блока управления, другие выходы которого соединены с управляняцими входами второго регистра и второго мультиплексора .

0

Источники информации, принятые во внимание при экспертизе

, 1 .Патент СЯИА W3806243, кл .340-146 .1 опублик. 1974.

5

2 . Авторское свидетельство СССР по заявке 2633894/18-24, кл. G 11 С 29/00, 1978 (прототип) .