Полупроводниковое запоминающее устройство Советский патент 1980 года по МПК G11C11/40 

Изобретение относится к вычислительной технике, в частности к полупроводниковым запоминающим устройствам на основе интегральных схем (ИС) Основной задачей при разработке ИС является уменьшение площади кристалла, так как это позволяет увеличить количество ИС на полупроводнико вой пластине и, следовательно выход годных при тех же затратах. С другой стороны, при разработке ИС полупроводникового запоминающего устройства желательно иметь на кристалле возможно большую информационну емкость при заданных быстродействиях и потребляемой мощности. Таким образом, разрабатывая ИС, решают вопрос об оптимальном соотнош нии быстродействия., потребляемой мощности и площади кристалла. Известны схемы, содержащие накопи тель информации и дешифраторы накопи теля lj . Однако в известных устройствах вы бор строки накопителя производится . установкой соответствующего кода адреса на входах дешифратора, что приводит к нулевому потенциалу на всех невыбранных строках и высокому потен циалу на выбранной строке. При таком способе выборки время заряда емкости выбранной строки определяется сопротивлением нагрузочного транзистора дешифратора; что ограничивает быстродействие. Известно устройство, в котором происходит предварительный заряд шины матрицы, а затем по выбранному адресу информация передается на выход для выбранной шины через дешифратор накопителя при выбранной паре шин 2. Недостаток этого устройства заключается в том, что при выбранной шине матрицы, к которой не подсоединен транзистор, происходит перераспределение зарядов емкостей шин матрицы и дешифратора, что приводит к уменьшению напряжения логической 1 и, следовательно, ухудшению помехоустойчивости схемы. Увеличение помехоустойчивости требует увеличения площади кристалла и потребляемой мощности. Известно также устройство, в котором .происходит предварительный заряд строки через транзистор, управляемый по затвору дешифратором кода адреса С31. В этом случае дешифратор может иметь транзисторы минимальных размеров, обеспечивающие его правильную

работу по величине логического нуля и единицы, но предзаряд происходит только тогда, когда устанавливается адрес выбранной строки. При этом теряется быстродействие. При необходимости увеличения быстродействия увеличивается мощность и площадь кристалла.

Цель изобретения - увеличение быстродействия и уменьшение рассеиваемой мощности.

Поставленная цель достигается тем что в полупроводниковое запоминающее устройство, содержащее матричный накопитель, числовые шины которого подсоединены к истокам транзисторов предварительного заряда, стоки которых подключены к шине питания, матричный дешифратор строк накопителя и шины импульсного питания, введен блок проходных транзисторов, стоки которых соединены с числовыми шинами матричного накопителя, истоки проходных транзисторов подключены к входам матричного дешифратора строк йакопителя, затворы проходных транзисторов и транзисторов блока предварительно.го заряда соединены соответственно с, шинами импульсного питания.

На чертеже изображена электрическая схема предложенного, устройства.

Устройство содержит матричный дешифратор 1 строк накопителя, ключевые транзисторы 2 дешифратора 1, нагрузочные транзисторы 3 дешифратора 1, блок 4 проходных транзисторов, матричный накопитель 5, блок б предварительного заряда,, числовые шины 7, шины 8 и 9 импульсного питания, шины 10 питания. К числовым шинам 7 накопителя 5 подсоединяются с одной стороны истоки транзисторов блока 6 предзаряда, управляемых по затвору импульсом, подаваемым по шине 8 импульсного питания, с другой стороны, числовые шины 7 подсоединяются к выходам дешифратора 1 строк накопителя через блок 4 проходных транзисторов строк, управляемые по затвору импульсом, подаваемым по шине 9 импульсного питания.

Работа устройства осуществляется следующим образом.

Адрес на дешифраторе 1, т.е. напряжение на затворах ключевых транзисторов 2 устанавливается в момент, соответствующий импульсу, подаваемому по шине 8. Импульс (шина 9) следует за импульсом (шина 8). При действии импульса (шина 8) происходит открывание транзисторов блока и заряд емкостей всех числовых шин 7 накопителя 5 от источника питания, подключенного к стокам транзисторов блока 6, через шину 10 питания. Заряжаются емкости всех числовых шин 7 накопителя 5, так как проходные транзисторы блока 4 во время импульса (шина 8) закрыты и отключают числовые шины 7

от дешифратора 1. в это же время устанавливается адрес на ключевых транзисторах 2 дешифратора 1, т.е. во всех строках дешифратора 1, кроме одной, открыты один или более ключевыхтранзисторов 2. Во время импульса (шина 9) проходные транзисторы блока 4 открываются, и происходит разряд числовых шин 7 накопителя 5 через открытые ключевые транзисторы 2. В выбранной числовой шине 7 все ключевые транзисторы закрыты, и разряда не присходит. Для того, чтобы напряжение предварительного заряда на выбранной числовой шине 7 изменилось из-за перераспределения напряжения между емкостью числовой шины 7 накопителя 5 и строкой дешифратора 1 и уменьшения влияния импульсных помех на выбранну числовую шину 7, на время подключени числовых шин 7 накопителя к выходам дешифратора, через проходные транзисторы 4 происходит открывание нагрузочных транзисторов 3. Транзисторы блока б выполняются достаточных размеров для того, чтобы обеспечить нужное время заряда емкостей числовых шин 7. Если заряд числовых шин 7 проходит только через нагрузочные транзисторы 3 дешифратора 1, то это время во столько раз больше, во сколько раз ток через транзистор 3 меньше, чем через транзистор блока 6. Если же нагрузочный транзистор 3 сделать таких же размеров как и транзистор блока б, чтобы обеспечить такой же ток, то и транзисторы 2 должны быть сделаны больших размеров, чтобы обеспечить соотношение логического нуля и единицы на выходе дешифратора 1. Вследствие этого увеличивается шаг числовых шин 7 в накопителе, т.е. увеличится площадь кристалла.

Кроме того, заряд числовых шин 7 накопителя 5 начинается еще в момент установки адреса на ключевых транзисторах 2 дешифратора 1, т.е. в предложенном устройстве развязаны моменты предварительного заряда стро и установки адреса на, ключевых транзисторах 2, что уменьшает время выборки информации и, следовательно, увеличивает быстродействие устройства.

Использование предложенного устройства позволяет увеличить плотность информации до 650 бит/мм , получить время считывания до 600 не, снизить потребляемую мощность до 250 мВт.

Экономический эффект связан с уменьшением площади полупроводникового кристалла, что увеличивает количество микросхем на полупроводниковой пластине и снижает стоимость микросхемы.

Кроме того, увеличение быстродействия и уменьшение потребляемой мощности запоминающего устройства приводит к увеличению эффективности использования цифровой вычислительной фашины. Формула изобретения Полупроводниковое запоминающее устройство, содержащее матричный накопитель, числовые шины которого под соединены к истокам транзисторов бло ка предварительного заряда, стоки ко торых подключены к шине питания, матричный дешифратор строк накопителя и шины импульсного питания, о тличающееся тем, что, с целью повышения быстродействия устройства и уменьшения потребляемой им мощности, в него введены блок.проход ных транзисторов, стоки которых соединены с числовыми шинами матричного накопителя, истоки проходных транзисторов подключены к вхойам матричного дешифратора строк накопителя, затворы проходных транзисторов и транзисторов блока предварительного заряда соединены соответственно с шинами импульсного питания. Источники информации, принятые во внимание при .экспертизе 1.Кроуфорд. Схемные применения МОП-транзисторов. Мир, 1970, с. 73. 2.Патент Великобритании № 1374881, кл. G 11 С 11/40, 1974. 3.lEEEMournal of Solid-State С|Г cuits, October, 1973, SC-8, W 5, p. 301 (прототип).