Микропрограммное устройство управ-лЕНия C КОНТРОлЕМ Советский патент 1981 года по МПК G06F9/22 G06F11/22 

(54) МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ С КОНТРОЛЕМ

я соединен с входом первого элемента НЕ, выход первого элемента И соединен ео счетньзм входом первого счетчика, первый разрядный выход которого соединен со вторым входом блока формирования адреса, введены одиннадцать элементов И, восемь элементов ИЛИ, счетиглй триггер, блок элементов И, второй счетчик, второй блок формирования адреса, второй регистр адреса, второй блок памяти, второй регистр данных, второй блок контроля, второй дешифратор микроопераций и второй элемент НЕ, две схемы сравнения, и -два регистра адреса возврата, причем выход первого регистра адреса возврата соединен с первым входом второго элемента И, выход которого соединен с третьим входом первого блока формирования адреса, информационный вход первого регистра адреса возврата соединен с выходом третьего элемента И, первый вход которого соединен с адресньм выходом первого регистра данных, второй вход третьего элемента И соединен с выходом первого элемента ИЛИ, первый вход которого соединен с первым выходом первого дешифратора микроопераций, второй вход первого элемента ИЛИ соединен с первым выходом первой схемы сравнения, второй вьоход которой соединен с первым входом второго элемента ИЛИ, выход которого соединен с первым входом четвертого элемента И, выход которого соединен с информационным входом первого счетчика, второй разрядный выход которого соединен с первым входом первой схемы сравнения, второйвход которой соединен с выходом первого регистра адреса, выход пятого элемента И соединен с четвертым входом первого блока формирования адреса, выход третьего элемента ИЛИ соединен с первым входом первого элемента И, пятым входом первого блока формирования адреса и вторым входом первого дешифратора микроопераций , выход второго блока формирования адреса соединен с информационным входом второго регистра а;дреса, выход которого соединен с первым входом второго блока контроля и входом второго блока памяти, выход которого соединен с информационным входом второго регистра данных, выход микроопераций которого соединен со вторым входом второго блока контро- ля и первом входом второго дешифратора микроопераций, адресный выход второго регистра данных соединен с третьим входом второго блока контроля и первым входом второго блока форми адреса, четвертый вход второго блока контроля является Вторь ВХОДСЯ4 устройства/ выход второго блока контроля .соединен со входом второго элемента НЕ, выход шестого элемента И соединен со счетньм входснв

второго счетчика, первый разрядный выход которого соединен со вторым входом второго блока формирования адреса, выход второго регистра адреса возврата соединен с первым входом седьмого элемента И, выход которого соединен с третьим входом второго блока формирования адреса, информационный вход второго регистра адреса возврата соединен с выходом восьмого элемента И, первый вход которого соединен с адресным выходом второго регистра данных, второй вход восьмого элемента И соединен с выходом четвер TOto элемента ИЛИ, первый вход которго соединен с первым выходом второго дешифратора микроопераций, второ вход четвертого элемента ИЛИ соединен с первым выходом второй схемы .сравнения, второй выход которой сое1динен с первым входом пятого элемент ИЛИ, выход которого соединен с первым входом девятого элемента И, выхо которого соединен с информационным входом второго счетчика, второй разрядный выход которого соединен с первым входом второй схемы сравнения, второй вход которой соединен с выходом второго регистра адреса, выход десятого элемента И соединен с четвертым входом второго блока формирования адреса, выход шестого элемента ИЛИ соединен с первым входом шестого элемента И, пятым входом второго блока формирования адреса и вторым входом второго дешифратора Микроопераций, первый выход блока элементов соединен с S-входом RS-триггёра, второй выход блока элементов И соединен с R-входом RS-триггера, единичный выход которого соединен с первым входом одиннадцатого элемента И, выход которого соединен с первым входом седьмого элемента ИЛИ, выход которого соединен с первым входом двенадцатого элемента И, выход которого соединен со счетным входом счетного триггера, второй . вход двенадцатого элемента И соединен с выходом тринадцатого элемента И, нулеврй выход RS-триггера соединен с первым входом четырнадцатого элемента И, выход которого соединен со вторым входом .седьмого элемента ИЛИ, третий вход которого является третьим входом устройства, первый вход блока элементов И является четвертым входом устройства, единичный выход Учетного триггерй соединен с первыми входги и третьего и ulecтого элементов ИЛИ, нулевой выход счетного триггера соединен с первыми входами пятого и десятого элемен- той И, вторыми входсц 1и второго и седьмого элементов И и третьими входами третьего и восьмого элементов И, выход тринадцатого элемента И соединен со вторыми входами первого и шеетого элементов И, пятый вход устройства соединен с третьими входа ми первого и шестого элементов И, третий выход блока элементов И соединен с шестыми входами первого и второго блоков формирования адреса, выходы первого и второго элементов НЕ соединены соответственно с первьл и вторым входами тринадцатого элемента И, вторые выходы первого и второго дешифраторов микроопераций соединены соответственно с первым и вторым входами восьмого элемента ИЛИ,выход которого является выходом устройства, выход логических условий первого регистра данных соединён со вторым входом блока элементов И, со вторым входом седьмого элемента И и с третьим входом второй схемы сравнения, выход логических условий второго регистра данных соединен с .третьим входом блока элементов И, со вторым входом четвертого элемента И и с третьим входом первой схемы срав нения, второй вход одиннадцатого эле мента И соединен с первым выходом первого дешифратора микроопераций, второй вход четырнадцатого элемента 1и соединен с первым выходом второго дешифратора микроопераций, четвертый вход седьмого элемента ИЛИ соединен с первым выходом первой схемы сравнения, пятый вход седьмого элемента ИЛИ соединен с первым выходом второй схемы сравнения, третий выход первого дешифратора микроопераци соединен со вторым входом пятого эле мента ИЛИ, третий выход второго Дешифратора микроопер1аций соединен .io вторым входом второго элемента ИЛИ, четвертый выход .первого дешифратора микроопераций соединен с четвертым входом второй схемы сравнения, четвертый выход второго -дешифратора мик роопераций соединен с четвертым входом первой схемы сравнения,третий вход четвертого элемента И, второй вход третьего элемента ИЛИ и второй вход десятого элемента И .соединены с нулевым выходом RS-триггера, третий вход девятого элемента И, второй вход шестого элемента ИЛИ и второй вход пятого элемента И соединены с единичным выходом RS-триггера В первом блоке памяти записаны положительные ветви микропрограммы, т.е. те, которые реализуются при положительных исходах проверки логических условий, а во -втором блоке памяти записаны отрицательные ветви микропрограммы, т.е. те, которые реализуются при отрицательных исходах проверки логических условий. Это позволяет во время работы одного канала осуществлять сканирование блока Пс1мяти другого канала по той ветвн микропрограммы, которая следует за реализуемой ветвью, и за счег этого избежать, проверки микрокоманд, не входящих в микропрограмму, обеспечивая тем самьЫ сокращение времени профилактического контроля устройства. На фиг.1 изображена Функциональная схема устройства; на фиг.2 - формат микрокоманд. Устройство состоит иэ третьего элемента ИЛИ 1, пятого, четвертого, первого и второго элементов И 2-5, первого счетчика 6, блока 7 формирования адреса,регистра 8 адреса,схемы 9 сравнения и блока.10 памяти,втор6го элемента 11 ИЛИ, первого регистра 12 данных с полями микроопераций 13, логических условий 14 и адреса 15, первого блока 16 контроля, третьего элемента И 17, первого элемента ИЛИ 18, элемента НЕ 19, дешифратора 20 микрбопераций и регистра 21 адреса возврата, восьмого элемента ИЛИ 22, блока 23 элементов И, RS-триггера 24, одиннадцатого элемента И 25, четырнадцатого элемента И 26,счетного триггера 27, шестого элемента ИЛИ 28, десятого, девятого, шестого и седьмого элементов И 29-32,. вторых счетчика 33, блока 34 форьтерования адреса, регистра 35 адреса, схемы 36 сравнения и блока 37 памяти, пятого элемента ИЛИ 38, второго регистра 39 данных с полями 40 микроопераций, логических условий 41 и адреса 42, второго блока 43 контроля, восьмого элемента И 44, четвертрго элемента ИЛИ 45, вторых элемента НЕ 46, дешифратора 47 микроопераций и регистра 48 адреса возврата, седьмого элемента ИЛИ 49, тринадцатого 50 и двенадца ого 51 элементов И, пятый вход устройства 52, единичный и нулевой выходы 53 и 54 счетного триггера 27, выходы 55 и 56 первой схемы 9 сравнения, первый вход устройства 57, выходы 58 и 59 второй схемы сравнения, йторой вход устройства 60, выходы 61 и 62 первого 16 и второго 43 блоков контроля, второй выход 63 дешифратора 20 микроопераций, выход 64 устройства, выходы 6567 дешифратора 20 и третий выход 68 регистра 12, четвертый вход устройства 69, третий выход 70 регистра 39, третий выход 71 блока 23, единичный и нулевой выходы 72 и 73 RS-триггера 24, третий управляющий вход 74 устройства для подачи сигнала окончания режима ожидания, первый-четвертый выходы 75-78 дешифратора 47 микрбопераций, выход 79 .сигнала разрешения функционирования.. В поле t (фиг.2) задается адрес следующей микро оманда, в поле il проверяемые лбгичёские условия, в поле Щ - микрооперации. В первой микрокоманде- начинающей любой линейный участок микропрограммы, в поле I задается адрес следующей микрокоманды, в поле II - адрес первой микрокоманды того линейного участка,который следует за данным и котоЕЫй записан в. противоположном блоке пг1Мяти в поле - Ш Микрооперации.

Устройство работает в двух режимах: режиме работы первого и второго канала. Работа первого канала задается единичным, а второго - нулевым состоянием триггера 24 и заключается вреализации микрокоманд,записанньох в блоке памяти соответствующего канала..При возникновении ожидания йыполнения микрокоманды канал переходит в режим сканирования своего блока памяти.По окончании ожидачия он вновь переходит в рабочий режим. Переход в режим сканирования может быть произведен и принудительно, если следующая микрокоманда, подлежащая реализации, является непроверенной. В этом, случае выполнени рабочей Микропрограммы прерывается, вводится принудительное ожидание, во время которого производится сканирование до ближайшей микрокоманды, задающей, режим ожидания. Противоположный канал все это время находится в режиме сканирования своего блока пс1мяти.

Последняя микрокоманда реализуемого линейного участка микропрограммы осуществляет проверку логических условий. Если результат проверки положителен, то в рабоч-ий режим переходит первый канал, осуществляется реа:лиэация следующего положительного линейного участка микропрограммы, записанного линейного участка микропрограммы, записанного в блоке памяти этого канала. При отрицательном разультате .в рабочий режим переходит второй канал, реализуется отрицательный участок микропрограммы. И в том, и в другом случае противоположный канал переходит к сканированию тог линейного участка микропрограммы, который следует за регшизуемым, если этот участок iaue не проверен. Адрес начала этого участка задается в поле логических .условий первой микрокоманды реализуемого участка. Вели же этот участок уже проверен,то сканирование блока памяти этого канала продолжается, начиная с последней проверенной микрокоманды.

В режиме работы первого (второго) канала в исходном состоянии счетчики 6 и 33 и счетный триггер 27 установлены в нуль, а триггер 23 - в единичное (нулевое) состояние. Блок 7 (34) формирования адреса фОЕЛшрует г1дрес первой микрокоманды, которая считывается из блока 10(37) пгшяти и записывается в регистр 12 (39) данных.

Схема 9(36) сравнения постоянно сравнивает число, установленное на счетчике 6(33) с адресом считываемой микрокоманда, и. в случае, когда первое окажется равным или меньшим второго, т.е. когда считывается непрерывная или последняя проверенная микрокоманда, формирует на выходе 56(59) сигнал начала принудительного ожидания, по которому содержимое поля адреса 1(42) регистра 12(39) данных записывается в регистр 21(48) адреса возврата, а счетный триггер 27 при наличии разрешения от блоков 16 и 43 крнтроля, устанавливается в единичное состояние, тем самым переводя первый (второй) канал в режим сканирования.

Если реализуется начальный линейный участок микропрограммы, то принудительное ожидание вводят сразу же после считывания первой микрокоманды, так как счетчик 6(33) установлен в нуль.

С единичного выхода 53 счетного триггера 27 через элемент ИЛИ 1(28) на блок 7(34) формирования адреса подается сигнал формирования адреса не по содержимому поля адреса 15(42) а по состоянию счетчика 6(33), а на дешифратор микроопераций 20(47) подается сигнал блокировки выдачи микроопераций на выход 64 устройства. Сигналом с нулевого выхода 54 счетного 27 элементы И 5(32) и 17(44) запираются блокируя запись адреса возврата.

Контрольные импульсы повышенной .частоты поступают со входа 52 уст.ройства через открытый элемент И 4(31) на счетчик 6(33), которлй осуществляет последовательную выборку микрокоманд из блока 10(37) памяти. Одновременно блок 16(43) контроля проводит контроль сканируемой микрокоманды и ее адреса. При обнаружении искажения на выходе 61(62) блока 16(43) контроля появляется сигнал, который инвертируется элементом НЕ 19(46) и запирает элементы И 50, 51 и 4(31), запрещая установку счетного триггера 27 и заполнение счетчика 6(33) контрольными импульсами.

Сканирование осуществляется до ближайшей микрокоманды, задающей режим ожидания. При считывании ее дешифратор микроопераций 20(47) на выходе 67(78) формирует сигнал начсша ожидания, устанавливает счетный.триггер 27 в нулевое состояние. При этом блокируется сканирование микрокоманд счетчиком 6(3), в которсил запоминается адрес последней из проверенных микрокоманд Сигналом с нулевого выхода 53 счетногО триггера 27 отпирается элемент И 5(32), разраиая запись содержимого регистра гщреса возврата 21(48) в блок 7(34) фО{ шрования гщресЬ. Этим же сигисшом отпирается И 2(29), переключая блок формирования адреса в рабочий режим, в котором продолжается реализация в описанном вшие порядке рабочей микропрргра1«лы, начиная с адреса, записанного из регистра 21(48) адреса возврата.

С выборкой микрокоманды, задающей режим ожидания, на которой произошла остановка сканирования, по сигналу на выходе 67(78) дешифратора микроопераций осуществляется запись адресной части этой микрокоманды в регистЁ 21(48) адреса возврата, а счетный триггер 27 устанавливается в единичное состояние. Аналогично описанному вьеае начинается сканирование Первого (второго) канала, начиная с той микрбгкоманды, которая следует за последней проверенной в предыдущем режиме ) .сканирования,адрес этой мйкрокоман- ды хранился в счетчике 6(33).

По окончании ожидания с управляющего входа 74 поступает сигнал перехода к реализации рабочей микропрограммы, по которому счетный триггер 27 устанавливается в единичное состояние. Далее устройство функционирует аналогично описанному выше вплоть до окончания выполнения линейного участка микропрограммы. Последняя микрокоманда этого участка осуществляет проверку логических условий, поступаюйщх со входа 69 устройства.

Одновременно с реализацией линейного участка микропрограммы,записанного в блоке .1.0(37) памяти,постоянно осуществляется сканирование 37(10) памяти. При этом режим сканирования задается сигналом с единичного 72 (нулевого 73) выхода триггера 24.

Этот сигнал через элемент ИЛИ 28(1) подается на вход блока 34(7) формирования адреса, задавая формирование адреса не по содержимому поля адреса 42(15) регистра данных 39(12), а по состоянию счетчика 33(6), а также подается на дешифратор микроопераций 47(20), блокируя выдачу микроопераций на выход устройства.

Адрес первой микрокоманды, подлежащей проверке задается следующим образом.

После записи первой микрокоманды реализуемого участка в регистр 12(39) данных по сигналу -на выходе 66(77) дешифратора 20(47) микроопераций схема 36(9) сравнения сравнивает число, установленное на счетчике 33(6), с содержикблм поля логических условий ;14(41) регистра 12(39) данных. В этом поле записан адрес первой микрокоманды Той отрицательной (положительной, ветви) .микропрограммы, .которая . следует за реализуемым линейным участком. Если этот участок еще не проверен в процессе сканирования блока 37 (10) пг1мяти, то содержимое счетчика 33 (6) будет меньше того чисna f которое записано в поле логических условий 14(41) регистра 12(39) данных. В этсм случае на выходе

58(55) схемы 36(9) сравнения формируется сигнал, разрешающий запись адiieca. первой микрокоманды отрицательного (положительного) участка микропрограммы, следующего за реашизуемым, в счетчик 33(6) через элемент И 30(3).

Сканирование блока 37(10) памяти осуществляется/ начиная с этой микрокоманды.

При.йгитйчии циклов в микропрограмме может оказаться, что за реализуу0№лм участком следует, такой отрицательный участок микропрограммы, у которого адреса микрокоманд имеют но мера меньшие, чем то число, которое установлено на счетчике. В этом слу-

5 чае разрешение ; на запись адреса первой микрокоманды, подлежащей проверке, с поля 14(41) регистра 12(39) данных в счетчик 33(6) поступает с выхода 65(76) дешифратора 20(47) микроопераций на вход элемента ИЛИ

0 38(11) . В остальном процесс сканирования блока 37(10) памяти не отличается от вышеописанного процесса сканирования блока 10(37) памяти. Сканирование продолжается до тех

5 пор, пока триггер 24 установлен в единичное (нулевое) состояние. В случае перехода его в нулевое (единичное) со.стоянйе блокируется сканирование микрокоманд счетчиком 33 (6),

0 в котором э-апоминается адрес последней из проверенных микрокоманд.

Если результат проверки логических условий положительный (отрицательный) , то триггер 24 устанавли5вается в единичное (нулевое) состояние и будет осуществляться переход к выполнению следующего положительного (отрицательного) линейного участка микропрограммы, который записан в блоке 10(37) памяти.

0

Адрес первой микрокоманды этого участка формируется в блоке 7(34) формирования адреса путем модификации адреса, поступившего с поля 15(42) адреса регистра 12(39) данных,

5 логическими условиями с выхода 71 блока 23. Далее первый (второй) канал работает аналогично описанному выше.

Первая микрокоманда реализуемого

0 положительного (отрицательного) линейного участка в Поле логических ус.ловий содержит адрес первой микрокоманда той отрицательной (полОжитель-, ной) ветви микропрограмм, которая

5 следует за данным линейным участком. Аналогично описаннбму выше второй (первый) канал переходит к сканированию блока 37(10) памяти, начиная с этого адреса.

О

введение новых элементов и связей выгодно отличает предлагаемое устройство р известного: так как устройство исключает реалязацию непроверенных микрокоманд, то оно имеет более высокую функциональную надеж5ность, сокращается время профилактического контроля и объем блока памяти. Использование предлагаемого изобретения позволит строить более нащеж ные, производительные и экономичные микропрограммные устройства управления . , Формула изобретения Микропрограммное устройство управления с контролем,содержащее три эле мента И, первый элемент НЕ, Е3-триг гер, первый счетчик, первый блок кон троля, первый регистр адреса, первый блок памяти, .первый регистр данных, первый дешифратор микроопераций и первый блок формирования адреса, выход которого подключен к информаци онному входу первого регистра адреса, выход которого подключен к перво входу первого блока контроля и входу блока памяти, вьпсод которого соединен с информационным входом первого регистра данных, выход микроопе раций которого соединен со вторым входом первого блока контроля и первым входом первого дешифратора микроопераций, адресный выход первого регистра данных соединен с третьи входом первого блока контроля и первым входом первого блока формирования адреса, четвертый вход первого блока контроля является первым входо устройства, а выход первого блока контроля соединен с входом первого элемента НЕ, выход первого элемента И соединен со счетным входом первого счетчика, первый разрядный выход которого соединен со вторьгм входом блока формирования адреса, о т л и чающееся тем, что, с целью повышения надежности и уменьшения времени профилактического контроля, в Него дополнительно введены одиннадцать элементов И, восемь элементо ИЛИ; счетный .триггер, блок элементов И, второй счетчик, второй блок формирования адреса, второй регистр адреса, второй блок пё1мяти, второй регистр данных, второй блок контроля. второй дешифратор микроопераций и второй элемент НЕ, две скема сравнения и два регистра адреса возврата, . выход первого регистра адреса возврата соединен с первым входом второго элемента И, выход которого соединен с третьим входом первого блоке формирования адреса, информаци онный ВХОД1 первого регистра адреса возврата соединен с выходом третьего элемента И, первый вход которого сое динен с адресным выходом, первого регистра данных, второй вход третьего элемента И соединен с выходом пер вого элемента ИЛИ, первый вход котоjx ro соединен с первьнл выходетл вого дешифратора микроопераций,второй вход первого элемента ИЛИ соединен с первым выходом первой схемы сравнения, второй выход которой, соединен с первым входом второго элемента ИЛИ, выход которого соединен с первым входом четвертого элемента И, выход которого соединен с информационным входом первого счетчика, второй разрядный выход которого соединен с первым входом первой схемы сравнения, второй вход которой соединен с выходом первого регистра адреса,выход пятого элемента И соединен с четвертым входом первого блока формирования адреса, выход третьего элемента ИЛИ соединен с первым входом перйого элемента И; пятым входом первого блока формирования адреса и вторым входом первого дешиф ратора микроопераций, выход второго блока формирования адреса соединен с информационным входом второго регистра адреса,.выход которого соединен с первым входом второго блока контроля и входом второго блока памяти, выход которого соединен с информационным входом второго регистра данных, выход микроопераций которого соединен со вторым входом второго блока контроля и первым вхрдом второго дешифратора микроопераций, адресный выход второго регистра данных соединен с третьим входом второго блока контроля и первым входом второго блока формирования адреса, четвертый вход второго блока контроля является вторым входом устройства, выход второго блока контроля соединен со .входом второго элемента НЕ, выход шестого элемента И соединен со счетным входом второго счетчика, первый разрядный выход которого соединен со вторым входом второго блока формирования адреса, выход второго регистра адреса возврата соединен с первым входом седьмого элемента И, выход которого соединен с третьим входом второго блока формирования адреса, информационный вход второго регистра адреса возврата соединен с выходом восьмого элемента И, первый вход которого соединен с адресным выходом второго регистра данных, второй вход восьмого элемента И соединен с выходам четвертого элемента ИЛИ, первый вход которого соединен с первым выходом второго дешифратора микроопераций, второй вход четвертого элемента ИЛИ соединен с первым выходом .второй схемы сравнения, второй выход которой соединён с первым входом пятого элемента ИЛИ, выход которого соединен с первым входом девятого элемен-та И, выход которого соединен с инфор«ационньш входом второго счетчика, второй разрядный выход которого соединен с первым входом второй схемы .Сравнения, второй вход которой сое-динен с выходом второго регистра адреса, выход десятого элемента И соединен с четвертым входбм второго блока формирования адреса, выход шестого элемента ИЛИ соединен с первым входом .шестого элемента И, пятым входом второго блока формирования адреса и вторым входом второго дешифратора микроопераций, первый выход блока элементов И соединен с S-BXOдом RS-триггера, второй выход блока элементов И соединен с R-входом RS-триггера, единичный выход которого соединен с первым входом одиннадцатого элемента И, выход которого соединен с первым входом седьмого эле мента ИЛИ, выход которого соединен с первым входом двенадцатого элемента И, выход которого соединен со счетным входом счетного триггера, второй вхо двенадцатого элемента И соединен с выходом тринадцатого элемента И, нулевой выход RS--TpHrrepa соединен з первым входом четырнадцатого элемента И, выход которого соединен со ВТОрым входом седьмого элемента ИЛИ, третий вход которого являегся третьим входом устройства, первый вход блока элементов И является четвертым входом устройства, единичный выход счетного триггера соединен с первыми входами третьего и шестого элементов ИЛИ, нулевой выход счетного триггера соединен с первыми входами пятого и десятого элементов И, вторыми входами второго и седьмого элементов И и третьими входами третьего и восьмого элементов И, выход тринадцатого элемента И соединен со вторыми входами первого и шестого элементов И, пятый вход устройства соединён с третьими входами первого и шестого элементов И, третий выход блока элементов И соединен с шестыми входами первого и второго блоков формирования адреса, выходы первого и второго элементов НЕ соединены соответственно с первым и вторым входами тринадцатого элемента И, вторые выходы первого и второго дешифраторов микроопераций соединены соответственно с первым и вторым входами восьмого элемента ИЛИ, выход которого является выходом устройства,выход логических условий первого регистра данных соединен со вторым входом блока элементов И, со вторым входом девятого элемента И и с третьим входом второй схемы сравнения, выход логических условий второго регистра данных соединен с третьим входом блока элементов И, со вторым

0 входом четвертого элемента И и с третьим входом первой схемы сравнения, второй вход одиннадцатого элемента И .соединен с первым выходом первого дешифратора микроопераций, второй вход четырнадцатого элемента

s И соединен.с первым.выходом второго дешифратора микроопераций четвертый вход седьмого элемента ИЛИ соединен с первым выходом первой схемы сравнения, пятый вход седьмого элемента

0 ИЛИ соединен с первым выходом второй cxeikfij сравнения, третий выход первого дешифра:тора микроопераций соединен со вторым входом пятого элемента ИЛИ, третий выход второго дешифрато5ра микроопераций соединен со вторым входом второго элемента ИЛИ, четвертый выход первого дешифратора микроопераций соединен с четвертым входом второй схемы сравнения, четвертый

0 выход второго дешифратора микроопераций соединен с четвертым входом первой схемы сравнения, третий вход четвертого элемента И, второй вход третьего элемента ИЛИ и второй вход

5 десятого элемента И соединены с нулевым выходом RS-триггера, третий вход девятого элемента И, второй вход шестого элемента ИЛИ и второй вход пятого элемента И соединены с единичным выходом RS-триггера.

0

Источники информации, .принятые во внимание при экспертизе

1.Авторское свидетельство СССР 54J939, кл. G 06 F 11/04, 1977.

5

2.Авторское свидетельство СССР .по заявке I 2676225, кл.С 06 F 11/04,

1978 (прототип),