Долговременное запоминающее устройство Советский патент 1981 года по МПК G11C19/00 

изобретение относится к вычислительной технике, а точнее к запоминающим устройствам, и может быть ис пользовано для хранения дискретной информации в цифровой форме. Известны запоминающие устройства для хранения дискретной цифровой информации, содержащее сдвиговой регистр, вход которого подключен к входному каскаду, а выход - к выход ному каскаду устройства, каскад регенерации, вход которого соединен с выходным каскадом, а выход - с вход ным р Такие запоминающие устройства имеют большое количество оборудования, сложную схему и малую информационную емкость. Наиболее близким по технической сущности к предложенному является з поминающее устройство, содержащее регистры сдвига, одни входы которых подключены к полусумматорам, а выхо ды - к выходной логической схеме. дополнительный регистр сдвига, первый вход которого соединен с первой управляющей шиной и с одним из входов триггера, другой вход триггера подключен к выходу дополнительного регистра, элемент И, один вход которого соединен со второй управляющей шиной и вторым входом дополнительного регистра, другой вход элемента И подключен к выходу триггера, а выход элемента И - к другим входам основных регистров сдвига Г23. Известное запоминающее устройство имеет мапзпо информационную емкость, так как каждый элемент памяти сдвиговых регистров хранит двоичную цифру только одного числа и большое количество оборудования, в особенности регистров. Цель изобретения - упрощение устройства и повышение информационной емкости. 3 . Поставленная цель достигается тем,, что долговременное запоминающее устройство, содержащее первьш регистр, первый выход которого соединен с одним входом логического бл ка, второй регистр, триггер, первый элемент И, адресную шину, шину начальной установки и шину записи, в него введены схема сравнения, три элемента И, четыре элемента ИЛИ два инвертора, два элемента задержки дополнительный триггер и двоичный счетчик, один выход которого через первый элемент ИЛИ подключен к единичному входу дополнительного триггера, другой выход двоичного . счетчика через второй элемент ИЛИ поключен к первым входам третьего элемента ИЛИ, первого элемента И и входу первого инвертора, один из входов двоичного счетчика подключен к адресной шине,- другой - через пер вый элемент задержки подключен к вы ходу первого элемента И и первому входу четвертого элемента ИЛИ, второй вход третьего элемента ИЛИ подключен к нулевому входу дополнитель ного триггера и шине начальной уста новки , выход третьего элемента ИЛИ подключен к нулевому входу основног триггера, единичный вход которого через второй элемент задержки подкл чен к одному из входов выходного ло гического блока и к выходу второго элемента И, один из входов которого подключен к нулевому выходу основно го триггера, а другой - к выходу первого инвертора, единичный выход основного триггера подключен к третьим входам третьего и четвертого элементов И, вторые входы которых подключены к нулевому и единичному выходам дополнительного триггера, четвертые входы - к выхЬду второго инв тора, а первые - к второму входу пе вого элемента И и третьему входу второго элемента И, выходы третьего и четвертого элементов И подключены соответственно к второму входу четвертого элемента ИЛИ и первому входу первого регистра сдвига, второй вход которого подклю чен к выходу четвертого элемента ИЛИ, а третий - к шине записи и зходу второго регистра, выход кото рого через схему сравнения подключен к входу инвертора и выходу , первого регистра и второ14му входу выходного логического блока. На фиг. 1 представлена схема предлагаемого запоминающего устройства; на фиг. 2 - упаковка исходных чисел в сжатую последовательность. Долговременное запоминающее устройство содержит двоичный вычитающий счетчик 1, количество разрядов t которого равно В- .ц. где N - количество хранш«1ых слов в устройстве, элемент 2 ИЛИ, триггер 3, элементы 4, 5 ИЛИ, элемент 6 И, инвертор 7, элемент 8 И, щину 9 начальной установки, триггер 10 элементы 11, 12 И, шина 13, элемент 14 ИЛИ элемент 15 задержки, выходной логический блок 16, представляющий собой группу конъюнкторов, элемент 17 задержки, инвертор 18, регистр 19 сдвига, схему 20 сравнения, второй регистр 21 и шину 22 записи. Количество триггеров в регистре 21 и конъюкторов в логическом блоке 16 равно разрядности хранимых слов. Устройство работает следующим образом. По срггналу Начальная установка гасятся триггеры 3 и 10. Адрес числа поступает на двоичный счетчик 1. Единичные выходы всех разрядов счетчика 1 подключены к входам элемента 4 ИЛИ, а разряды с К-го по самый старший - к входам элемента 2 ИЛИ. Поэтому на выходе элемента 2 ИЛИ появляется единичный сигнал только тогда, когда содержимое счетчика будет больше -д- а на выходе элемента 4 ИЛИ - когда адрес в счетчике не равен 0. Сигнал с элемента 2 ИЛИ взводит триггер 3. Единичный сигнал с элемента 4 ИЛИ через элемент 5 ИЛИ подтверждает нулевое состояние триггера 10, открывает по одному входу элемент 6 И, поступает на инвертор 7, закрывая по одному входу конъюктор 8. Тактовые импульсы (ТИ) с шины 13 проходят через открытый элемент 8 И, воздействуя на. элемент 14 ИЛИ и элемент задержки 15. По первому тактовому сигналу, снимаемому с выхода элемента 14 ИЛИ, содержимое регистра 19 сдвигается на один разряд влево (сдвиг по кольцу), а первый И, задержанный элементом задержки 15 на время, равное времени срабаывания одного триггера регистра 19,1

|уме.ньшает содержимое счетчика на единицу.

В регистре 19 исходная информация хранится в сжатом виде, она заносится по шине 22 записи.

Так, например, если устройство предназначено для хранения 19-ти следукмцих чисел: 1, 2, 3, А, 6, 7, 8, 9, .10, 12, 16, 17, 19, 20, 21, 24, 26, 15,. 29, то они могут быть упакованы в сжатую последовательность (фиг. . При хранении чисел в сжатом виде в качестве адреса числа используется его номер в последовательности. Нумерация чисел на фиг. 2 показана в скобках и в едется справа налево. Упаковка исходных чисел в сжатую последовательность осуществляется с помощью вычислительной машины по специальной inp rpaNMe.

При занесении в регистр 19 сжатой пйследоватф1ьности одновременно во второй регистр 21 записьгеается число, соответствующее нулевому адресу в последовательности (в данном случае нулевому вдресу соответствуе число 11101).

Предположим, что на двоичный счетчик 1 поступает адрес 01010. Поэтому после первого сдвига содержимое сдвигового регистра станет равным 11010 lOOllOOO 10000 11111 .(сдвиг по кольцу в обе стороны)j а содержимое счетчика - О 1001. После сдвига в схеме 20 сравнения осуществляется сравнение содержимого п старших разрядов регистра сдвига (в нашем случае 1 1010) с с содержимым регистра 21 (равным 11 101). После первого сдвга значения эти неравны. Следовательно, на выходе сравнения буд код нуля, а на выходе инвертора 18 - код единицы. Однако элементы 11, 12 И закрыты, так как триггер 10 находится в нулевом состоянии. I

Аналогичные действия выполняются при поступлении на вход элемента 6 второго, третьего и т.д. тактовых импульсов. При поступлении 10-го тактового импульса содержимое сдвигового регистра сдвинется на 10 раз рядов влево и становится равным 1000 10000 11111110 10 1001, а содержимое счетчика - нулю. Нулевое содержимое счетчика 1 является признаком конца поиска нужного числа в сдвиговом регистре 19.

Выдача найденного числа из регистра 19 осуществляется так. Нулевой сигнал с элемента 4 ИЛИ закрывает элемент 6 И, прекращая дальнейший сдвиг сжатой последовательности в регистре 19, и приводит к образовани единичного сигнала на выходе инвертора 7. Так как триггер 10 погашен, то по 11-му тактовому сигналу на выходе элемента 8 И образуется единичный сигнал, по которому осуществляется выдача найденного числа 10001 из пяти старших разрядов сдви«гового регистра через выходной блок 16.

Этот же сигнал с элемента 8 И через элемент 17 задержки устанавливает триггер 10 в единичное состояние.

Этим самым дается разрешение на возвращение сжатой последовательности в сдвиговом регистре в исходное (начальное) состояние. Для этой цели служат элементы 11, 12 И инвертор 18, схема 20 сравнения, и триггер 3. Триггер 3 указывает направление сдвига сжатой последовательности для возвращения ее в исходное состояние кратчайшим путем. В частности, если триггер 3 взведен то ТИ (шина 13) поступаютjia регистр 19 через открытый -элемент II И элемент 13 ИЛИ и сдвиг осуществляется справа налевопо кольцу, если триггер 3 погашен, то тактовые сигналы пройдут через элемент 12 И и сдвиг выполняется слева направо тоже по кольцу. В обоих случаях сдвиг продолжаете до тех пор, пока в п старших разрядах реглстра

; 19 не окажется число с нулевым адресом (применительно к нашему примеру - таким числом является

11101). А так как такое же число хранится в регистре 21, то на выходе схемы сравнения появится единичный сигнал, а на выходе инвертора 18 - cooTBeTCTBjsHHO код нуля. Эле;менты 11 12 И закрываются, сдвиг информации в регистре 19 прекращается. На этом заканчивается циГкл обращения к запоминающему устройству. Из фиг. 2 видно, что для хранения 19-ти пятиразрядных чисел необходимо иметь 23 запоминаюш;их элемента. Количество m запоминающих элементов определяется выражением m5 N+n-1, где N количество хранимых слов (чисел) в запоминающем устройстве; п - разрядность хранимых чисел. Если хранить эти же числа обычным способом, то потребуется 95 заломинающих элементов (триггеров),так как m N-n. Применение двоичного счетчика, дополнительного триггера, схемы сравнения, элементов И, ИЛИ, инверторов, линий задержек и сжатого способа хранения двоичной информации выгодно отличает предлагаемое :запоминающее устройство от-известного, так как позволяет значительно сократить объем оборудования в особенности запоминающих элементов (триггеров), а следовательно, упростить устройство, увеличить его информационную емкость, надежность и снизить стоимость. Формула изобретения Долговременное запоминающее устройство, содержащее первый регистр, первьй выход которого соединен с од ним входом логического блока, второй регистр, триггер, первый элемен И, адресную шину, шину начальной уст новки и шину записи, отличающееся тем, что, с целью упро щения устройства и повышения его ин формационной емкости, в него введен схема сравнения, три элемента И, .четыре элемента ИЛИ, два инвертора, д элемента задержки, дополнительный триггер и двоичньй счетчик, один выход которого через первый элемент ИЛИ подкл очен к единичному входу до полнительного триггера, другой выхо двоичного счетчика через второй эле мент ИЛИ подключен к первым входам третьего элемента ИЛИ, первого элемента И и входу первого инвертора, один из входов двоичного счетчика 1« по-дключен к адресной шине, другой - через первый элемент задержки подключен к выходу первого элемента И и первому входу четвертого элемента ИЛИ, второй вход третьегоэлемента ИЛИ подключен к нулевому входу дополнительного триггера и шине начальной установки, выход третьего элемента ИЛИ подключен к нулевому входу основного триггера, единичный вход которого через второй элемент задержки подключен к одному из входов выходного логического блока и к :Выходу второго элемента И, один из . входов которого подключен к нулевому выходу основного триггера, а другой - к выходу первого инвертора, единичный выход основного триггера подключен к третьим входам третьего и четвертого элементов И, вторые входы которых подключены к нулевому и единичному выходам дополнительного триггера, четвертые входы - к выходу второго инвертора, а первые - к второму входу первого элемента И и третьему входу второго элемента И, выходы третьего и четвертого элементов И подключены соответственно к второму входу четвертого элемента ШШ и первому входу регистрасдвига, второй вход которого подключен к выходу четвертого элемента ИЛИ,.а третий к шине записи и входу дополнительного регистра, выход которого через схему сравнения подключен к входу инвертора и выходу регистра сдвига и второму входу выходного логического блока. Источники информации, принятые во внимание при экспертизе 1.Латент Великобритании № 1471071, кл. G 4 С опублик. 1977. 2,Авторское свидетельство СССР № 428454, кл. G 11 С 19/00, 1974 (прототип).