Устройство для умножения Советский патент 1981 года по МПК G06F7/52 

(54) УСТРОЙСТВО для УМНОЖЕНИЯ

Изобретение относится к цифровой вычислительной технике.и предназначено для умножения двоичных чисел, представленных в форме фиксированной запятой. . Известны устройства для умножения формирующие произведения двух чирел из частных произведений одного из них на различные группы разрядов 1 и 2 . Наиболее близким по технической сущности к предлагаемому является устройство для умножения, содержащее генератор кратных множимого, регистр множителя, коммутаторы, параллельные сумматоры без распространения перено са, параллельный сумматор с одновременным переносом и элементы задержки 3. Однако данное устройство обладает относительно низким быстродействием вследствие применения элементов задержки для синхронизации поступления различных разрядов на сумматоры. Цель изобретения - повыш.ение быст родействия устройства. Поставленная цель достигается тем что в устройстве для умножения, содержащем генератор кратных множимого коммутаторы и блок-суммирования частичных произведений, причем вход множимого устройства подключен ко входу генератора кратных множимого, m выходов которого подключены к информационным входам п коммутаторов ( п -|-;т 2, где t - количество разрядов множителя; k - количество разрядов в каждой группе множителя), управляющие входы которых соединены с п входами групп разрядов множителя, а выходы подключены ко входам блока суммирования частичных г зоизведений, блок суммирования частичных произведений содержит (п-1) (p+k)-разрядных комбина1дионных сумматоров (р - количество разрядов множимого) ,причем разрядные входы первой группы каждого i-oro сумматора ( i 1,..,,п-1) соединены с выходами разрядов соответствующего i-oro коммутатора, а разряды второго входа - с р старшими разрядами выхода (i+1)- orо сумматора, разрядные входы второй группы (n-l)-oro сумматора соединены с р старшими разрядами выхода п-ого коммутатора, разряды выхода первого сумматора, К младших разрядов выхода каждого из последующих сумматоров и k младших разрядов выхода п-ого коммутатора являются разрядами выхода устройства. На чертеже представлена структурная схема предлагаемого устройства. Устройство содержит генератор 1 кратных множимого, комммутаторы 2 (2, 22г...г 2), блок 3 суммировайи частичных произведений, содержащий (п-1) комбинационных сумматоров 4 (4,..., 4„.) . Код множимого (М) по дается со входа 5 множимого устройства на вход генератора 1 кратных множимого, а код множителя - со входа б множителя устройства на управля щие входы коммутаторов 2, соответственно группами.по разрядов.На выхо дах генератора 1 кратных множимого формируются коды произведений разрядов множимого на все возможные числа от О до N (N - максимальное возможно число, записываемое k разрядами N « ) . С выходов генератора 1 ко ды полученных произведений подаются на информационные входы коммутаторов 2 таким образом, чтобы на входы каждого коммутатора 2 подавались произведения множимдго на все возможные числа- от О до N, На выходах коммутаторов 2 формируются коды произведений множимого н те разряды множителя, которые подают ся на управляюище входы коммутаторов 2. Коды с выходой коммутаторов 2 поступают на входы соответствующих паралле,льных сумматоров .4, на другие входы которых поступают старшие разряды результатов сложения на прельщу щих сумматорах 4, Результат умножени формируется выходом сумматора 4,,, а также группами младших разрядов с вы ходов сумматоров 4 rtf.. следнего коммутатора 2. За счет изменения конструкции сум мирующего блока увеличивается быстро действие предлагаемого устройства, работающего в параллельном режиме. Формула изобретения Устройство для умножения, содержащее генератор кратных множимого, коммутаторы и блок суммирования частичных произведений, причем вход множимого устройства подключен ко входу генератора, кратных множимого, m выходов которого подключены к информационным входам п коммутаторов (п m 2, где Б - количество разрядов множителя; k - количество разрядов в каждой группе множителя), втравляющие входы которых соединены с п- входами групп разрядов множителя, а выходы подключены ко входам блока суммирования частичных произведений, отличающееся тем, что, с целью повышения быстродействия, блок суммиро вания частичных произведений содержит (п-1) (pfk)-разрядных комбинационных сумматоров (р - количество разрядов множимого), причем разрядные входы первой группы каждого i-oro сумматора (i 1,..., ) соединены с выходами разрядов соответствующего i-ого коммутатора, а разряды второго входа - с р старшими разрядами выхода (i+l)-oro сумматора, разрядные входы второй группы (n-l)-oro сумматора соединены с р старшими разрядами выхода п-ого коммутатора, разряды выхода первого сумматора, k младших разрядов выхода каждого из последующих сумма.торов и k младших разрядов выхода п-ого коммутатора являются разрядами выхода устройства. Источники ниформации, принятые во внимание при экспертизе 1.Авторское свидетельство СССР № 562818, кл. G 06 F 1/39, 1975. 2.Патент США № 4041292, „кл. 235-164, 1977. 3.Авторское свидетельство СССР I 583433, кл. G 06 F 7/39, 1976 (прототип) .