Многоканальное устройство синхронизации и выравнивания потоков информации Советский патент 1981 года по МПК G06K5/04 H04L7/08 

(54) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО СИНХРОНИЗАЦИИ и ВЫРАВНИВАНИЯ ПОТОКОВ ИНФОРМАЦИИ 1 , . Изобретение относится к передаче и обработке информации в многоканальных Щ1ФРОВЫХ системах с цикловой синхронизацией, в которых синхросигнал передается в виде последовательности чередующихся маркерных синхрогрупп двух вЬдов, когда длина цикла во всех каналах одинакова однако маркеры различщ.1х каналов смещены во времени относительно друг друга, т.6 преимущественно в многоканальных сие темах связи, системах телеизмерения, а также в многоканальных цифровых магнитофонах, работающих с высокой плотностью записи, когда имеет место взаимный перекос каналов движущегося носителя записи. Известно многоканальное устройство синхронизации и выравнива ния пото ков информации, содержащее триггер, в каждом из каналов генератор управления записью и буферный накопитель, тактовые и информационные входы кото рых объединены соответственно tl}. Недостатком известного устройства является низкая точность синхронизации. Цель изобретения - повышение точности синхронизации. Дпя достижения указанной цели в , многоканальное устройство синхронизации и выравнивания потоков информации, содержащее триггер, а в каждом из каналов генератор управления записью и буферный накопитель, тактовые информационные входы которых объединены соответственно, введены управляемый компаратор, последовательно соединенные дискриминатор и генератор управления считыванием, а в каждый канал введены элемент ИЛИ и элемент И, при этом управляющий и считывакмпий выходы генератора управления считыванием подключены к соответствующим входам буферного накопителя каждого канала, к фазирующему входу которого подключен через элемент И соответствующий выход генератора управления записью данного канала и один из входов элемента ИЛИ, другой вход которого подключен к выходу Запись генератора управления записью соответствующего канала, а выход элемента ИЛИ подключен ко входу Запись соответствующего буферного накопителя, кроме того, выход Запись генератора управления записью каждого ка нала подключен к соответствующему входу управляемого компаратора, выхо которого подключен к счетному входу триггера, выход которого подсоединен ко входу дискриминатора и к другому входу элемента И каждого канала Кроме того, буферный накопитель каждого канала содержит входной коммутатор, выходы которого через элементы памяти подключены к соответствующим входам элемента ИЛИ, причем входы входного коммутато ра являются соответственно тактовым, фазирующим входом Запись и управляющим входами буферного накопителя, объединенный вход элементов памяти информационным входом буферного накопителя, а выход элемента ИЛИ - выходом буферного накопителя. На чертеже приведена структурная электрическая схема предлагаемого устройства. Многоканальное устройство синхронизации и выравнивания потоков ин формации содержит генераторы управ ления записью, каждый из которых состоит из дешифратора 2 счетчика 3 длины 1Ц1кла и блока 4 вхождения в синхроцизм, буферные накопители 5, элементы И 6, элементы ШШ 7, управляемый компаратор 8, триггер 9, диск ри1«1натор 10 и генератор 11 управления считыванием, кроме того, буферны накопитель содержит входной коммутатор 12, элементы 13 памяти и элемент ИЛИ 14. Устройство работает следующим образом. Генератор 1 управления записью в каждом канале устройства генерирует на первом выходе, соединенном со входом компаратора 8 и элементом ИЛИ 7, регулярную последовательность мар керных импульсов Ml, соответствующих по временному положению синхрогруп,пам первого вида, а на втором выходе соединенном со вторыми входами элементов ИЛИ 7 и И 6 - последователь..ность М2, соответствующую синхрогруп пам второго вида. Дпя этого ийформа84ционный сигнал со входа устройства поступает на дешифратор 2, а тактовые импульсы поступают на счетчик 3 длины цикла. Отклики на синхрогруппы первого и второго видов с выхода депшфратора 2 поступают на вход блока 4; который в результате их анализа устанавливает необходимую фазу счетчика 3 длины цикла, с помощью выходного сигнала которого в блоке 4 формируются последовательности маркеров Ml и М2. Маркеры Ml всех каналов постуйают на входы компаратора 8. Компаратор 8 выполняется таким образом, что импульс на его выходе появляется, когда на его вход поступает некоторое наперед заданное число любых первых пришедших маркерных импульсов Ml. Удобно это число выбирать равным половине общего числа каналов устройства. Такой выбор позволяет сохранить работоспособность устройства в цепом даже при выходе из строя некоторого числа каналов (до половины или потере синхронизма в них. Таким образом, компаратор 8 генерирует выходной импульс, когда на его входы поступает п/2 первых по времени маркеров Ml с выхода генераторов 1 управления записью любых п/2 из п каналов. Последовательность импульсов с выхода ко1 паратора 8 поступает на счетный вход триггера 9, на выходе которого образуется несимметричный и непостоянный по периоду в общем случае меандр. Несимметричность вызывается смещением маркеров от цикла к циклу, а изменения периода вызываются (например, в случае магнитной, записи вариацияьо скорости но.сителя записи. Несимметричность и непостоянство периода выходного сигнала триггера 9 являются управляющими воздействиями для дискриминатора 10, который преобразует их в сигнал управления частотой генератора II управлени считыванием, на одном выходе которого формируется тактовая частота считывания, а на другом - управляющий сигнал начала считывания. Положительный полупериод выходного сигнала триггера 9 подается на входы элементов И 6 всех каналов устройства и является стробом фазирования для коммутаторов I2 буферных накопителей 5. Фазирование буферного накопителя 5 осуществляется индивиду5альнодля каждого канала маркером М2 который со второго выхода генератора 1 управления записью проходит через открытый стробом триггера 9 элемент И 6, но буферные накопители 5 всех каналов фазируются маркерами М2, при надлежащими одному и тому же циклу во всех каналах устройства, причем фазировка подтверждается через каждые четыре цикла. После того как осу ществлено фазирование накопителей 5, Коммутатор 12 под воздействием цикловых синхроимпульсов M-MWM2 с выхо да элементов ИЛИ 7 начинает формировать сигналы разрешения записи инфор мации в элементы 13 памяти (ЭП). Запись начинается цикловым синхроимпульсом М, совпадающим с фазирующим маркером М2 в первый ЭП 13, следующим по времени маркером М, совпадающим с Ml, формируется строб записи во второй ЭП 13 и т.д. Тактовые импульсы записи поступают в накопители 5 со входа устройства, а информация на входы ЭП 13 - с другого вход устройства. После того, как строб записи для одного из четырех ЭП 13 cфop в poвaн, адресный счетчик записи коммутатора 12 начинает заполнение выбранного ЭП 13 поступающей информацией. Стробы разрешения считывания фор в pyютcя коммутаторами 12 одновременно во всех каналах под воздействием управлянлцих сигналов считывания с выхода генератора 11 управления считыванием, причем считывание осуществляется из каждого ЭП 13 со сдвигом примерно на два цикла относительно записи в него, т.е. если в текущем цикле запись идет в первый ЭП 13, то считывание происходит из третьего ЭП 13, при записи во второ ЭП 13 считывание осуществляется из четвертого ЭП 13 и т.д. Такой алгоритм работы коммутатор 12 позволяет полностью исключить по тери информации при относительном смещении маркеров в кан.алах устрой ства на цикл. Одновременное считывание информа ции из накопителей 5 всех каналов осуществляет ее выравнивание. Тактовые импульсы считы.вания в накопителе 5 поступают с выхода генератора 1 1 управления считыванием. Информация из ЭП 13 через элементы ИЛИ 14 посту пает на выходы устройства. Предлагаемое устройство обладает более широкими функциональными возможностями по сравнению с известным, так как оно позволяет выравгшвать потоки информации, сдвинутые друг относительно друга на интервалы длительностью до цикла синхронизации. В результате построения генератора 1 управления записью в виде схемы, генерирующей две последовательности маркеров, возможно устранение сбоев фазнровки даже в том случае, когда величина сдвига превышает в части каналов длительность цикла, а применение четырех элементов 13 памяти в буферном накопителе 5 позволяет избежать в этом случае потерь информации. Устройство универсально, так как оно может применяться как для устранения перекосов движущегося носителя в системах магнитной записи, так и в несинхронизированных системах передачи информация, обладает существенно более высокой помехоустойчивостью по сравнению с известным, поскольку возможность изменения порога срабатывания компаратора позволяет надежно осуществлять выравнивание потоков информации даже при выходе из строя части каналов системы передачи информации. Формула изобретения 1. Многоканальное устройство синхронизации и выравнивания потоков информации, содержащее триггер, а в каждом из каналов генератор управления записью и буферный накопитель, тактовые и информационные входы которых объединены соответственно, отличающееся тем, что, с целью повьшения точности синхронизации, в него введены управляемый компаратор, последовательно соединенные дискриминатор и генератор управления считыванием, а в каждый канал введены.элемент ИЛИ и элемент И, при этом управляющий и считывающий выходы генератора управления считыванием подключены к соответствующим входам буферного накопителя каждого канала, к фазирукнцему входу которого подключен через элемент И соответствующий выход генератора управления записью данного канала и один из входов элемента ИПИ, другой вход которого подключен к выходу Запись генератора

управления записью соответствунзщего канала, а выход элемента ИЛИ подключен ко входу Запись соответствующего буферного накопителя, кроме того, выход Запись генератора управления записью каждого канала подключен к соответствующему входу управляемого компаратора, выход которого подключен к счетному входу триггера, выход которого подсоединен ко входу дискриминатора и к другому входу элемента И каждого канала.

2. Устройство по П.1, отличающееся тем, что буферный накопитель каждого канала содержит

860188

входной коммутатор, выходы которого через элементы памяти подключены к соответствующим входам элeмeнta- ИЛИ, причем входы входного коммутатора яв} ляются соответственно тактовым, фазирующим входом Запись и управляющим входами буферного накопителя, объединенный вход элементов памяти информационным входом буферного нако пителя, а выход элемента ИЛИ - выходом буферного накопителя.

Источники информации, принятые во внимание при экспертизе . Патент Франции № 2215657, IS кл. 6 06 К 5/00, 1974 (прототип).