Усилитель считывания для интегрального запоминающего устройства Советский патент 1981 года по МПК G11C11/40 H03K5/02 

(5) УСИЛИТЕЛЬ СЧИТЫВАНИЯ ДЛЯ ИНТЕГРАЛЬНОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА

I

Изобретение относится к запоминающим устройствам и может быть использовано при создании БИС ЗУ большой емкости.

Известен усилитель, который состоит из двух инверторов и двух ключевых транзисторов, причем вход первого инвертора подключен к истокам первого и второго ключевых транзисторов, сток первого ключевого тран зистора подключен к выходу первого инвертора, объединенного с еходок второго инвертора, а сток второго ключевого транзистора подключен к выходу второго инвертора, а затворы ключевых транзисторов подключены к шинам управляющих сигналов 1 .

Недостатками этого усилителя являются низкие чувствительность и быстродействие.

Наиболее близким техническим решением к изобретению являет ся усилитель считывания для запоминающих устройств, содержащий два усилительных транзистора с общим истоком, соединенных триггерной связью, стоки которых соединены соответственно с первой и второй сигнальными шинами, а общий исток - с первой шиной управления, два нагрузочных транзистора, истоки которых соединены с соответствующими сигнальными шинами, а стоки с второй шиной управления, два МОПконденсатора и два ключевых транзистора, сток первого ключевого транзистора соединен с затвором первого нагрузочного транзистора и одной из обкладок первого МОП-конденсатора, исток - с первой сигнальной шиной, затвор - с второй сигнальной шиной, сток второго ключевого транзистора соединен с затвором второго нагрузочного транзистора и одной из обкладок второго МОП-конденсатора, а сток - с второй сигнальной шиной, затвор - с первой сигнальной шиной, другие обкладки МОП-конденсаторов подключены к третьей шине управления 2. Недостатками этого усилителя являются низкие чувствительиость и быстродействие вследствие зависимости чувствительности и быстродействия усилителя от порогового напряжения . транзисторов. Целью изобретения является повышение быстродействия и чувствительности усилителя. Поставленная цель достигается тем что в усилитель считывания для интегрального запоминающего устройства, содержащий два усилительных транзистора с общим истоком, соединенных по триггерной схеме, стоки которых подключены соответственно к сигнальной шине и к выходу усилителя, первы и второй нагрузочные транзисторы, ис токи которых соединены соответственно с выходом усилителя и с сигнальной шиной, стоки и затвор первого нагрузочного транзистора подключены к шине питания, затвор второго нагрузочного транзистора является одним из входов усилителя, введены ключевые транзисторы, третий и четвертый на|- рузочные транзисторы, транзистор пре варительной зарядки сигнальной шины и транзистор смещения, причем затвор транзистора смещейия, стоки третьего и четвертого нагрузочных транзист ров и сток транзистора предварительной зарядки сигнальной шины соединены с шиной питания, затворы третьего и четвертого нагрузочных транзисторов подключены к истоку третьего на1 рузочного транзистора и стоку первого ключевого транзистора, затвор кот рого соединен с затвором и стоком вт рого ключевого транзистора, с истоко третьего ключевого транзистора и истоком четвертого нагрузочного транзистора, истоки первого и второго ключевых транзисторов и исток транзистора смещения подключены к шине нулевого потенциала, сток транзистора смещения соединен с истоками первого и второго усилительных транзисторов, затвор третьего ключевого транзистора подключен к его стйку, к сигнальной шине и к истоку транзис тора предварительной зарядки сигнал ной шины, затвор которого является другим входом усилителя. На чертеже представлена; принципиальная схема предлагаемого усилителя. Усилитель содержит первый 1 и вт рой 2 нагрузочные транзисторы, пер. 4 вый 3, второй k и третий 5 ключевые транзисторы, транзистор предварительной зарядки сигнальной шины 6, сигнальную шину 7, первый 8 и второй 9 усилительные транзисторы, третий 10 и четвертый 11 нагрузочные транзисторы, шину 12 питания и транзистор 1} смещения, входы 14 и 15 и выход 16 усилителя. Транзисторы 8 и 9 имеют общий исток и соединены по триггерной схеме, а их стоки подключены соответственно к шине 7 и к выходу 16 усилителя. Истоки нагрузочных транзисторов 1 и 2 соединены соответственное выходом 16 усилителя и шиной 7Стоки и затвор транзистора 1 подключены к шине 12. Затвор транзистора 2 является одним из входов усилителя 15. Затвор транзистора 13. стоки транзисторов 10, 11 и сток транзистора предварительной зарядки шины 6 соединены с шиной 12. Затворы транзисторов 10 и 11 подключены к истоку транзистора 10 и стоку транзистора 3, затвор которого соединен с затвором, и стоком транзистора k, с истоком Транзистора 5 и истоком транзистора 11. Истоки транзисторов 3 и 4 и исток транзистора 13 подключены к шине нулевого потенциала. Сток транзистора 13 соединен с истоками транзисторов 8 и 9. Затвор транзистора 5 подключен к его .стоку, шине 7 и истоку транзистора предварительной зарядки шины 6, затвор которого является другим входом 1 усилителя. Шина 7 подключается к ячейкам памяти запоминающего устройства (на чертеже не показаны). Усилитель работает следующим образом. Транзисторы 3, 4 и 5 и транзисторы 10 и 11 формируют опорное напряжение. В исходном состоянии шина 7 предварительно заряжается через транзистор предварительной зарядки шины 6 до потенциала +2 В. Напряжение оп- , рокидь1вания усилителя равно 1, 1,8 8. После уменьшения потенциала на шине 7, которая подключена к ячейкам памяти, находящимся в состояний логической 1, до 1,7-1,8 В, выход 16 усилителя устанавливается в состоянии логической 1. Если шина 7 усилителя подключена к ячейкам памяти, находящимся в ее с на выходе тоянии логического усилителя 16 будет установлен логический О. При поступлении на вход 15 высокого потенциала он через транзистор 2 поступает на шину 7 и на ячейки памяти (на чертеже не показаны), которые находятся в состоянии логического О. На шине 7« подключенной к ячейкам памяти, которые находятся в состоянии логической 1, остается низкий потенциал, поддерживаемый открытыми транзисторами 8 и 13. Таким образом, работа усилителя не зависит от пороговых напряжений транзисторов и напряжения источника питания, а зависит от разности опорного напряжения и напряжения опрокидывания усилителя. Технико-экономическое преимущество предлагаемого усилителя заключается в его более высоких, по сравнению с прототипом, быстродействии и чувствительности, достигаемых за счет независимости работы усилителя от пороговых напряжений транзисторов Формула изобретения Усилитель считывания для интеграл ного запоминающего устройства, содер жащий два усилительных транзистора с общим истоком, соедИненных по триг гер ной схеме, стоки которых подключе ны соответственно к сигнальной шине и к выходу усилителя, первый и второй нагрузочные транзисторы, истоки которых соединены соответственно с выходом усилителя и с сигнальной шиной, а стоки и затвор первого нагрузочного транзистора подключены к 64 шине питания, затвор второго нагрузочного транзистора является одним из входов усилителя, отличающийся тем, что, с целью повышения быстродействия и чувствительности усилителя, введены ключевые транзисторы, третий и четвертый нагрузочные транзисторы, транзистор предварительной зарядки сигнальной шины и транзистор смещения, причем затвор транзистора смещения, стоки третьего и четвертого нагрузочных транзисторов и сток транзистора предварительной зарядки сигнальной шины соединены с шиной питания, затворы третьего . и четвертого нагрузочных транзисторов подключены к истоку третьего нагрузочного транзистора и стоку первого ключевого TpaH3kfCTOpa, затвор которого соединен с затвором и стоком второго ключевого транзистора, с истоком третьего ключевого транзистора и истоком четвертого нагрузочного транзистора, истоки первого и второго ключевых транзисторов и исток транзистора смещения подключены к шине нулевого потенциала, сток транзистора смещения соединен с истоками первого и второго усилительных транзисторов, затвор третьего ключевого транзистора подключен к его стоку, сигнальной шине и истоку транзистора предварительной зарядки сигнальной шины, затвор которого является другим входом усилителя. Источники информации, принятые во внимание при экспертизе 1.IEEE Journal of Solid State, October, 1973, p. 306-307. 2. Авторское свидетельство СССР по заявке Jf 3-24, кл. 6 It С П/40, 1976 (прототип).