Пересчетное устройство по модулю шесть Советский патент 1982 года по МПК H03K23/02 

I

Изобретение относится к автоматике и вычислительной технике и может быть использовано в различных устройствах деления частоты следования импульсов в шесть раз.

Известно пересчетное устройство по модулю шесть, выполненное на триггерах с раздельными входами и элементах И-НЕ П.

Недостатком известного устройства является большое количество логических элементов, что обуславливает невысокую надежность устройства.

Наиболее близким по технической сущности к предлагаемому является пересчетное устройство по модулю шесть, содержащее в первом разряде триггер памяти и коммутационный триггер, во втором разряде два элемента И-НЕ и триггер памяти,в третьем разряде Т-триггер, выполненный на двух коммутационных триггерах и одном триггере памяти, причем единичный выход триггера памяти первого разряда соединен с входом первого элемента И-НЕ второго разряда и с единичным входом коммутационного триггера первого разряда, нулевой выход которого соединен с единичным входом триггера памяти данного разряда и с другим входом первого элемента И-НЕ второго разряда, нулевой выход триггера памяти второго разряда соединен с входом второго элемента И-НЕ данного

10 разряда и с нулевыми входами триггера памяти и коммутационного триггера первого разряда, выход первого элемента И-НЕ второго разряда соединен с единичными входами триггеров памяти

15 первого и второго разрядов, а выходы первого и второго элементов И-НЕ второго разряда соединены соответственно с нулевыми входами первого коммутационного триггера и с единичными

Ж входами второго коммутационного триггера третьего разряда, единичный выход триггера памяти третьего разряда соединен с единичным входом первого коммутационного триггера данного раз ряда, нулевой выход которого соеди4ен с единичным входом триггера памя fM данного разряда, а единичный выАод - с нулевым входом второго коммутационного триггера данного разряЙа, единичный выход которого соедиьен с нулевыми входами триггера памя гги и первого коммутационного триггера третьего разряда, нулевой выход первого, коммутационного триггерами .единичный выход второго коммутационного триггера третьего разряда соединены соответственно с нулевыми вхо дами коммутационного триггера первого разряда, с нулевыми входами триггера памяти второго разряда и со входами второго элемента И-НЕ второго разряда, а к нулевому входу коммутационного- триггера первого разряда, к входу первого элемента И-НЕ второго разряда , к нулевому входу первого коммутационного триггера и к единичному входу второго коммутационного триггера третьего разряда подключена входная . Недостатком известного устройства является то, что оно имеет большое число входов в применяемых элементах и большое число связей между элементами, что существенно снижает надежность его работы. Цель изобретения - повышение надежности работы устройства. Поставленная цель достигается тем что в пересчетное устройство пб моду лю шесть, содержащее в первом разряд триггер памяти и коммутационный триг гер, во втором разряде элемент И-НЕ и триггер памяти, в третьем разряде триггер памяти, причем единичный выход триггера памяти первого разряда соединен с первым входом элемента И-НЕ второго разряда и с единичным входом коммутационного триггера данного разряда, нулевой выход которого соединен с первым единичным входом триггера памяти первого разряда и со вторым входом элемента И-НЕ второго разряда, выход которого соединен со вторым еди1;ничным входом триггера памяти первого разряда и с единичным входом триггера памяти второго разряда, нулевой выход триггера памяти второго разряда соединен с первыми,ну левыми входами триггера памяти и ком мутационного триггера первого разряда, ко второму нулевому входу коммутационного триггера первого разряда и к третьему входу элемента И-НЕ второго разряда подключена входная шина, введены во второй разряд коммутационный триггер, а в третий разряд - элемент И-НЕ и дополнительный триггер, нулевой вход которого соединен с выходом элемента И-НЕ второго разряда, а единичный вход - с нулевым выходом триггера памяти третьего разряда, единичный выход коммутационного триггера второго разряда соединен с третьим нулевым входом коммутационного триггера первого разряда и с нулевыми входами триггеров памяти второго и третьего разрядов, нулевой выход триггера памяти второго разряда соединен с нулевым входом коммутационного триггера данного разряда, с единичными входами которого соединены соответственно входная шина и выход элемента И-НЕ второго разряда, выход элемента И-НЕ третьего разряда соединен с единичным входом триггера памяти данного разряда, а с входными элементами И-НЕ третьего разрада соединены соответственно выход элемента И-НЕ второго разряда, нулевой выход триггера памяти второго разряда и нулево 1 выход дополнительного триггера третьего разряда. . На чертеже приведена схема пересчетного устройства по модулю шесть. Устройство содержит коммутационные триггеры на элементах l-i И-НЕ, дополнительный триггер на элементах И-НЕ 5-6, триггеры памяти на элементах И-НЕ 7-12, элементы И 13 второго разряда, элемент И .И третьего разряда и входную шину 15Устройство работает следующим образом. В исходном состоянии входной сигнал на шине 15 отсутствует (равен логическому о). В этом случае на выходах элементов 1,2,3,5,8,10,12,13 и k сигналы равны логической 1, а на остальных выходах элементов И-НЕ - логическому 0. С приходом первого входного импульса на выходе элемента И-НЕ 2 появляется логический О, который устанавливает триггер памяти первого разряда на элементах И-НЕ 7-8 в единичное состояние и блокирует элемент И-НЕ 13 от возможного срабатывания в данном такте. В паузе после первого импульса на выходе элемента И-НЕ 2

появляется логическая 1, а на выходе элемента 1 - логический О,

С приходом второго входного импульса на выходе элемента И-НЕ 13 появляется логический Q, который устанавливает триггер памяти второго разряда на элементах И-НЕ в единичное состояние, дополнительный . триггер на элементах И-НЕ 5-6 в нулевое состояние и блокирует элементы И-НЕ 3,7 и Ш от возможного переключения во втором такте.

В паузе после второго импульса на выходе элемента И-НЕ 7 появляется логический О, который заблокирует элемент И-НЕ 13.

Третий входной импульс вызывает появление логического О на выходе элемента И-НЕ 3, который устанавливает триггер памяти второго разряда в нулевое состояние и блокирует элемент И-НЕ 2 и 12. Появление логической 1 на выходе элемента И-НЕ Ю вызывает появление логического 6 на выходе элемента И-НЕ , а следовательно, логической 1 на выходе элемента И-НЕ 11.

В паузе после третьего импульса на выходе элемента И-НЕ 3 появляется логическая 1, а на выходе элемента И-НЕ 12 - логический 0.

Далее цикл работы первых двух разрядов повторяется. С приходом шестого импульса логический О с выхода элемента И-НЕ 3 устанавливает тригге памяти третьего разряда в нулевое состояние.

Таким образом в устройстве уменьшено число входов в применяемых элементах и число связей элементами, что ведет к упрощению устройства и повышению надежности его работы.

Формула изобретения

Пересчетное устройство по модулю шесть, содер) в первом разряде триггер памяти и коммутационный триггер, во втором разряде элемент И-НЕ и триггер памяти, в третьем разряде триггер памяти, причем единичный выход триггера памяти первого разряда соединен с первым входом элемента И-НЕ второго разряда и с единичным входом коммутационного триггера данного разряда, нулевой выход которого соединен с первым единичным входом триггера памяти первого разряда и с вторым входом элемента И-НЕ .второго разряда, выход которого соединен с вторым единичным входом триг гера памяти первого разряда и с единичным входом триггера памяти второго разряда, нулевой выход триггера памяти второго разряда соединен с первыми нулевыми входами триггера памяти и коммутационного триггера первого разряда, а к второму нулевому входу коммутационного триггера первого разряда и к третьему входу элемента И-НЕ второго раз|вяда подключена входная шина,-О т л и ч а ю- щ е е с я тем, что, с целью повышения надежности, введены во второй разряд коммутационный триггер, а в третий разряд - элемент И-НЕ и дополнительный триггер, нулевой вход которого соединен с выходом.элемента И-НЕ второго разряда, а единичный вход - с нулевым выходом триггера памйти третьего разряда, единичный выход коммутационного триггера второго разряда соединен с третьим нулевым входом коммутационного триггера первого разряда и с нулевыми входами триггеров памяти второго и третьего разрядов, нулевой выход триггера памяти второго разряда соединен с нулевым входом коммутационного триггера данного разряда, с единичными входами которого соединены соответственно входная шина и выход элемента И-НЕ второго разряда., выход элемента И-НЕ третьего разряда соединен с единичным входом триггера памяти данного разряда, а с входными элементами И-НЕ третьего разряда соединены соответственно выход элемента И-НЕ второго разряда, нулевой выход триггера памяти второго разряда и нулевой выход дополнительного триггера третьего разряда.

Источники информации, принятые во внимание при экспертизе

1.Гутников B.C. Интегральная электроника в измерительных приборах. Л., Энергия, 197, с. 85,

.рис. .

2.Авторское свидетельство СССР f , кл. Н 03 К 23/02, 1976 (прототип).