Делитель частоты следования импульсов Советский патент 1982 года по МПК H03K23/00 

(54) ДЕЛИТЕЛЬ ЧАСТОТЫ СЛЕДОВАНИЯ ИМПУЛЬСОВ

Изобретение относится к автоматике и импулысной технике, и может быть использовано в устройствах, где необходимо деление частоты следования импульсов на 11 и 11/2. По основному авт.св. N 841124 известен делитель частоты следования импульсов, содержащий элементы И-НЕ и четыре разряда, каждый из которых состоит из триггера памяти и коммутационного триггера., нулевой вход которого в первом и втором разрядах, единичный вход в третьем и четвертом разрядах и первый вход второго эле- , мента И-НЕ соединены с входной шиной, единичный выход триггера памяти в первых двух разрядах соединен с единичным входом коммутационного триггера этого разряда, единичный выход коммутационного триггера первого разряда соединен с первым входом первого элемента И-НЕ, выход которого подключен к нулевому входу коммутационного триггера второго разряда, к еди ничному входу коммутационного триггера третьего разряда и к третьему входу второго элемента И-НЕ, нулевой выход - с единичным входом триггера памяти данного разряда, единичный выход триггера памяти второго разряда соединен с четвертым входом второго элемента И-НЕ, .нулевой выход коммутационного триггера второго разряда соединен с единичным входом триггера памяти данного разряда, с нулевыми входами коммутационного триггера и триггера памяти первого разряда и с вторыми входами первого и второго элементов И-НЕ, выход второго элемента И-НЕ соединен с единичными входами коммутационного триггера и триггера памяти третьего разряда, с единичным входом коммутационного триггера четвертого разряда, с единичным входом триггера памяти второго разряда, с нулевыми входами коммутационного триггера и триггера памяти пеового разряда и с третьим входом

первого элемента И-НЕ, нулевой выход триггера памяти третьего разряда соединен с нулевыми входами коммутационного триггера и триггера памяти втЬрого разряда, нулевой выход триггера памяти в третьем и четвертом разрядах соединен с нулевым входом коммутационного триггера этого разряда, единичный выход коммутационного триггера третьего разряда соединен с нулевым входом триггера памяти данного разряда, с единичными входами коммутационного триггера и триггера памяти.чет.вертого разряда, с нулевым входом коммутационного триггера второго разряда, с нулевыми входами коммутационного триггера и триггера памяти пер-. Bo.ro разряда и с четвертым входом первого элемента, И-НЕ, нулевой выход - с единичным входом коммутационного триггера четвертого разряда, единичный выход коммутационного триггера четвертого разряда соединен с нулевым входом триггера памяти данного разряда, с нулевым входом триггера памяти и нулевым и единичным входами коммутационного триггера третьего разряда, с нулевым входом коммутационного триггера второго разряда и с нулевыми входами коммутационного триггера и триггера памяти первого разряда 1.

Однако известное устройство не позволяет осуществлять делени е частоты сдэдования импульсов на 11/2.

Целью .изобретения является расширение функциональных возможностей делителя частоты следования импульсов

Цель достигается тем, что в делитель частоты следования импульсов, содержащий элементы И-НЕ и четыре разряда, каждый из которых состоит из триггера памяти- и коммутационного триггера, нулевой вход которого в первом и втором разрядах, единичный и нулевой..входы в третьем разряде и единичный вход в четвертом разряде, соединены с входной шиной, единичный выход триггера памяти в первых двух разрядах соединен с единичным входом коммутационного триггера этого разряда, единичный выход коммутационного триггера первого разряда соединен с первым входом первого элемента И-НЕ, выход которого подключен к нулевому входу коммутационного триггера второго разряда, нулевой выход - с единичным входом триггера памяти данного

разряда, нулевой выход коммутационного триггера второго разряда соединен с единичным входом триггера памяти данного .разряда с нулевыми входами коммутационного триггера и триггера памяти первого разряда и свто.рым входом первого элемента И-НЕ, нулевой выход коммутационного триггера третьего разряда соединен с первым

входом второго элемента И-НЕ, с нулевым входом коммутационного триггера второго разряда и с нулевыми входами коммутационного триггера и триггера памяти первого разряда, единичный выход коммутационного триггера четвертого разряда соединен с нулевыми входами коммутационного триггера и триггера памяти третьего разряда, с нулевым входом коммутационного триггера второго разряда, с нулевыми входами коммутационного триггера и триггера памяти первого разряда и с вторым входом второго элемента И-НЕ, выход которого-соединен с единичным входом

коммутационного триггера четвертого разряда, а выход первого элемента И-НЕ соединен с единичным и нулевым входами коммутационного триггера третьего разряда, выход второго элемента И-НЕ соединен с нулевым входом коммутационного триггера третьего разряда, единичный выход -которого соединен с единичным входом коммута ционного триггера четвертого разряда, с единичными входами триггеров памяти второго и третьего разрядов, с нулевыми входами коммутационного триггера и триггера памяти первого разряда и с третьим входом первого

элемента И-ИЕ, нулевой выход коммутационного триггера третьего разряда соединен с единичными входами коммутационного триггера и триггера памяти четвертого разряда, с нулевым

входом триггера памяти третьего разряда и с четвертым входом первого элемента И-НЕ, нулевой выход триггера памяти третьего разряда соединен с третьим входом второго элемента

И-НЕ, единичный выход коммутационного триггерачетвертого разряда соединен с нулевым входом триггера памяти четвертого разряда, нулевой.выход которого соединен с нулевым входом коммутационного триггера четвертого разряда, единичный выход триггера памяти нулевой выход коммутационного триггера второго разряда подключен к единичным входам коммутационного триггеpa третьего разряда, нулевой выход триггера памяти которого соединен с нулевыми входаг4и коммутационного три гера и триггера памяти второго разряда, введены два дополнительных элемента И-НЕ,,первый и второй входы первого из которых соединены соответ ственно с Нулевым выходом коммута.ционного триггера и единичным выходо триггера памяти первого разряда, тре тий и четвертый входы - с единичными выходами.соответственно, коммутационного триггера и триггера памяти третьего разряда,а выход и единичный выход коммутационного триггера четвертого разряда соединены соответственно с первым и вторым входами вто:рого дополнительного элемента И-НЕ. На чертеже представлена структурная схема устройства. Устройство содержит входную шину 1, элементы И-НЕ 2 и 3, элементы И-НЕ 4-11, попарно образующие коммутационные триггеры четвертого - первого разряда, элементы И-НЕ 12-19, попарно образующие триггеры памяти этих же разрядов, дополнительные эле менты И-НЕ 20 и 21 и.выходную шину 2 Устройство работает следующим образом. В исходном состоянии триггеры памяти находятся в нулевом состоянии, а входной сигнал, поступающий по шин 1, отсутствует и равен логическому нулю. В этом случае на выходах элементов И-НЕ 3, 10, 9, 19, 17. 15, 13 и 21 - логический нуль, а на выходах остальных элементов - логическая единица, поэтому с приходом, первого счетчика импульса .срабатывает только элемент И-НЕ 4, устанавливая триггер памяти первого разряда в единичное состояние. В паузе после первого сче ного импульса на выходе элемента И-Н 3 появляется сигнал логической единицы. С приходом второго счетного им пульса срабатывает элемент И-НЕ 6, устанавливая триггер памяти второго разряда в единичное состояние, а три гер памяти первого разряда - в нулевое состояние. Третий счетный импуль вызывает срабатывание элемента И-НЕ k и триггер памяти первого ра зряда снова устанавливается в единичное состояние. В. паузе после третьего счетного импульса на выходе элемента И-НЕ 3 появля ется логическая единица,а поскольку триггер памяти второго разряда находит ся в единичном состоянии, то с прихор четвертого счетного импульса сраба- -. тывает элемент И-НЕ 2, устанавливающий триггеры памяти первого и второго разрядов в нулевое состояние, а триггер памяти третьего разряда - в единичное состояние. Пятый счетный импульс снова устанавливает триггер памяти первого разряда в единичное состояние. В паузе после пятого счетного импульса на входах элемента И-НЕ 20 присутствуют сигналы логических единиц, а следовательно, на выходе элемента И-НЕ 21 появляется сигнал логической единицы, который поступает на выходную шину 22. С приходом шестого счетного импульса срабатывает элемент И-НЕ 8, устанавливающий триггера памяти четвертого разряда в единичное состояние, а триггеры памяти первого, второго и третьего разряда в нулевое состояние, что вызывает прекращение формирования сигнала логической единицы на выходе элемента И-НЕ 21. Далее счет импульсов продолжается аналогично описанному. С приходом одиннадцатого с.четного импульса срабатывает элемент И-НЕ 11 и с его выхода сигнал, равны.й логическому нулю, поступает через элемент И-НЕ 21 на выход ную шину 22 и одновременно устанавливает все триггеры памяти в нулевое состояние. В паузе после одиннадцатого импульса, на выходе элемента И-НЕ появляется логическая единица., а на выходе элемента И-НЕ 21 - логический нуль, и устройство устанавливается в исходное состояние. Таким образом, на одиннадцать входных импульсов схема выдает два импульса на выходную шину 22, т.е. осуществляется деление на 11/2. При этом коэффициент деления 11 может быть получен, например, с выходов элементов И-НЕ 11 и 19. , Введение двух дополнительных э.лементов И-НЕ обеспечивает расширение функциональных возможностей известного делителя частоты следования импульсов на 11, позволяя одновременно осуществлять деление частоты следования импульсов на 11/2. Формула изобретения Делитель частоты следования импульсов по авт.св. М 841124, о т 79личающийсл тем, что, с целью расширения функциональных возможностей, в него введены два дополнительных элемента И-НЕ, первый и второй входы первого из которых соединены соответственно с нулевым выходом коммутационного триггера и еди ничным выходом триггера памяти первого разряда, третий и четвертый выходы - с единичными выходами соответственно коммутационного триггера 7 и триггера памяти третьего разряда, а выход и единичный выход коммутационного триггера четвертого разряда соединены соответственно с первым и вторым входами второго дополнительного элемента И-НЕ. Источники, информации, принятые во внимание при экспертизе 1. Авторское свидетельство СССР № 8(112, кл. Н 03 К 23/00, 28.09.79.