Интегро-дифференциальный вычислитель Советский патент 1982 года по МПК G06F7/64 

1

Изобретение относится к автоматике и вычислительной технике и может быть использовано для моделирования и упра&- . ления динамическими объектами в различных отраслях промышленности.

Известнь цифровые интегро-дифференциальные устройства типа цифровых диф- ферешлиальных анализаторов, которые содержат ряд цифровых интеграторов, ком,мутлруемых между собой согласно Q ному интегро-аифференциальному преобразованшо Щ .

Недостатками таких интегро-дифферейциальных устройств является низкое быстродействие и сложность реализации.15

Наиболее близок к предлагаемся у интегро-дифференаиальный вычислитель, содержащий первый, второй , третий и четвертый регистры сдвига, сумматор, два блока формирования дополнительного кода, 20 блок знака, первый, второй, третий и четвертый коммутаторы, триггер, элемент задержки, два элемента И и блок синхронизации, первый выход которого соединен

с первым входом блока знака, второй и третий входы - с первой входной шиной интегро-дифференциального вычислителя и выходом сумматора соответственно, вход и выход первого регистра сдвига соединен соответственно с выходом суМ матора и входом элемента задержки , пер вый и второй входы сумматора соединены соответственно с выходом первого коммутатора и выходом первого блока форимирования дополнительного кода, nepiaift и -второй входы которого подключены с соответственно к выходу первого элемевта И и первому выходу блока знака, вый вход первого коммутатора соединен с выходом второгокоммутатора, первый и второй входы которого соединены соот ветственно с уходом первого регистра сдвига и выходом элемента задержки, второй блок формирования дополнительного кода соединен первым входом с исходом элемента задержки и вторым входом со вторым выходом блока знака, выход третьего коммутатора соединен с первык вхоаом второго элемента И И входом ВТ рого регистра сдвига, выход которого соединен с первым .входом четвертого ком мутатора, выход и вход третьего регистра сдвига соединен соответственно с перивым входом третьего коммутатора и выходил четвертого коммутатора соответственно, прямой в.ыход и первый вход триг гера соединены соответственно с-nei вым входом первого элемента И «и выхс дом второго элемента И, блок сигнализации соединен вторым выходом и третьим входом второго коммутатора, третьимвыходом - со вторым входом третьего ком- мутатора, четвертым выходом - со вторь ми входами первого и четвертого коммутаторов, пятым выходом - со вторым входом второго элемента И и шестым . дом - со вторым входом триггера 2. Недостаток известного устройства увеличение аппаратурных затрат при численном интегрр-диффёренциальном преобразовании высокого порядка. Цель изобретения - сокращение оборудования. Поставленнйя цель достигается тем, что в интегро-дифференииальный вычирл -: тель, содержащий первый регистр сдвига, вход, которого соединен с выходом сумматора и первым входом блока формирования знака, второй вход которогЪ соединен со входом знака входной информации выЧислителя, ,третий вход - с первым входом блока синхронизации, первый выход блока формирования знака соединен с первым входом первого формирователя дополнительного кода, а второй выход является выходом знака вычислителя и соединен с itejpBbiM входом второго формирователя дополнительного кода, второй вход которого .подключен к первому входу первого коммутатора и выходу элемента задериоки, вход которого соединен с выходом первого регистра сдвига и вторым входом nep-i вого коммутатора, выход которого подключен к первому входу второго комму татора, выход которого под слючен к первому входу сумматора, второй вход -которого соединен с выходе первого фор-;. мирователя дополнительного кода, вход которого подключен к выходу первого элемента И, первый вход которрого соединен с выходом триггера, первый вход которого подключен к выходу второго элемента И, первый вход которо- го соединен со вторым выходом блока синхронизации, третий выход которого поог ключен ко второму входу триггера, а второй вход второго элемента И соединен с 95 14 выходом третьего коммутатора и входом BTOpoiro регистра сдвига, третий регистр сдвига и четвертый.коммутатор, первый вход которого соединен со входом абсолютной величины вычислителя, авыход со входом четвертого регистра сдвига, введены пятый, шестой, седьмой и восьмой регистры сдвига и пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатыйи двенадштый коммутаторы, причем йервый вход пятого коммутатора соединен с выходрм второго формирователя дополнительного кода и. первым входом шестого, коммутатора, второй вход -г с четвертым выходом блока синхронизации. вторым входом второго коммутатора и первым входом седьмого коммутатора, третий вход - с выходом пятого регистра сдвига, являюшшся выходом преобразования вычислителя, первые входом восьгмого коммутатора и первым входом девятого коммутатора, а выход - с первым входом десятого ксжллутатора, второй вход которого подключен к пятому .выхоДУ; блока синхронизации и второму входу, девятого коммутатора, третий вход которого соединен с третьим входом десятого коммутатора, и выходом шестого ре-;, гистра сдвига, входкоторого подключен к выходу десятого коммутатора, выход девятого коммутатора соединен со входом пятого регистра сдвига, шестой выход блока синхронизации подключен к перво му входу одиннадцатого ко лч1утатора и первому входу двенадцатого коммутатора, второй вход которого соединен со входом одиннадцатого коммутатора и выходом .седьмого .регистра сдвига, вход которого подключен ко второму вхо- ду первого элемента И и выходу одиннадцатого коммутатора, третий вход которого соединен с третьим входом двенад-цатого коммутатора и выходом воськ1е rd регистра сдвига, вход которого подключен к выходу двенадцатого коммутатора, седьмой выход блока .синхронизации соединен с третьим входом первого коммутатора, восьмой выход блока синхронизации соединён с первым входом третьего коммутатора, второй вход которого подключен.к выходу третьего регистра сдвига, вход которого соединен с выходом седьмого коммутатора, второй вход кототрого подключен к выходу второго регистра сдвига, а тетретий вход - к выходу шестого коммутатора, второй вход которого соединен со входом абсолютной величины вычислителя, а греттий вход - с девятым ывыход( блока синхронизации в вторыми входами четвертого и восьмого коммутаторов, третьи входы которых пошшючены к выходу четвертого регистра сдвиг выход восьмого коммутатора соединен с третьим входом третьего коммутатора. На фиг. 1 изображена структурная схе ма интегро-дифференциального вычислителя; на фиг. 2 - структурные схемы блока формирования знака и блока управления. Интегро-дифференциальный вычислитель содержит восемь регистров 1-8 сдвига, сумматор 9, два блока 1О и 11 формирсь вания дополнительного кода, блок 12 фор мирования знака, блок 13 синхро{шзации, триггер 14, элемент 15 задержки, два элемента И 16 и 17, двенадцать коммута торов 18 - 29 и две входные шины 30 и 31. Выход регистра 1 сдвига соединен со входом элемента 15 задержки и первым входом коммутатора 19, выход и второй вход которого соединены, соответственно с первым входом коммутатора 18 и выходом элемента 15 задержки. Выход регистра 2 сдвига соединен с первым входом, коммутатора 21, выход которого соединен со входом регистра 3 сдвига. Вход регистра 2 сдвига соединен с первым входом элемента И 17 и выходом коммутатора 20, первый вход которого подключен к выходу регистра 3 сдвига. Вход регистра 4 сдвигг подключен к выходу коммутатора 29, первый и второй входы которого соединены соответственно с выходами регистров 8 и 4 сдвига. Выход регистра 5 .сдвига соединен со входом регистра 6 сдвига. Вход регистpa 7 сдвига подключен к выходу коммутатора 24, первый и второй входы кото рого соединены соответственно со вхоаной шиной 31 и выходом регистра 7 сдви га. Вход регистра 8 сдвига подключен к выходу коммутатора 28, первый и втсй рой входы которого соединены соответственно с выходами регистров 8 и 4 сдв Вход регистра 1 сдвига подключен к выходу сумматора 9, первый и второй входы которого соединены соответственно с выходом коммутатора 18 и выходом блока 10 формирования дополнительного кода, первый и второй входы которого подключены соответственно к выходу элемента И 16 и первому выходу блока 12 формирования знака, первый вход кото- 95 14 рого соединен с первым выходом блока 13 синхронизации. Первый и второй входы блока 11 формирования дополнительного кода соединены соответственно с выходом элемента 15 задержки и вторым выходом блока 12 формирования знака, второй и третий входы которого подключены соответственно ко входной шине ЗО и выходу сумматора 9. Выход блока 11 формирования дополнительного кода соединен с первыми входами коммутаторов 22 и 23. Блок 13 синхронизации соединен вторым выходом с третьими входом коммутатора 19, третьим выходом - со рто- . рым входом коммутатора 20, четвертым выходом - со вторьтми входами коммутаторов. 18, 21 и 23, пятым выходом со вторым входом элемента И 17, выход которого подключен к первому входу триггера 14, Второй вход и прямой выход триггера 14 соединены соответственно с шестым выходом блока 1 3 синхронизации и первым входом элемента И 16, второй вход которого подключен к выходу коммутатора 29. Выход коммутатора 23 подключен к первому входу коммутатора 25, выход и второй вход которого соединены соответственно со входом и выходом регистра 5 сдвига. Выход регистра 6 сдвига подключен к третьему входу коммутатора 23, второму входу коммутатора 26 и первому входукоммутатора 27, выхоо и второй вход которого соединены соответственно с третьим входом коммутатора 20 и выходом регистра 7 сдвига. Третий вход коммутатора 21 подключен к выходу коммутатора 22:, второй вход которого соединен со входной шиной 31 . Седьмой выход блока 13 синхрон1-5за- ции подключен к третьим входам комму таторов 22, 24 и 27. Восьмой выход блока 13 синхронизации соединен с треть ми входами коммутаторов 25 и 26. Девячг тый выход блока 13 синхронизации соединен с третьими входами коммутатора 28 и 29. Блок 12 формирования знака (фиг. 2) . содержит три регистра 32-34 сдвига, три коммутатора 35-37, распределитель 38 импульсов, элемент 39 неравнозначности, входные 30 и 4О и вь1ходг ные шины 41 и 42. Блок 13 синхронизации содержит генератор 43 тактовых сигналов, делитель 44

79550518

частоты элемент 45 задержки, счетчик.не 55 и третьим входам коммутаторов 35

46, депииель 47 частоты, триггер 48 ,и 36 блока 12 формирования знака. дешифратор 49 и выходные шины 5О-57. Входная шина ЗО первого входа интег ро-дифференциального вычислителя пооключена к информационному входу двухразряднйго регистра 32 сдвига, шина сдвига которого соединена с выходом делителя и 47. Информационный вход регистра 33 сдвига, содержащего rt 1+1 разряд, соеди нен шиной 40 с выходом сумматора 9. Выход регистра 34 сдвига емкостью в разрядов соединен со своим входом и первым входом элемента 39 неравнозначности, второй вход которого подключен к выходу коммутатора 35. Выходы первых разрядов регистров 32 и 33 сдви га соединены с первым и вторым входами коммутатора 36 соответственно. Выходы второго разряда регистра 32 сдвига и ( П +1 )-го разряда регистра 33 сдвига соединены с первым и вторым входами коммутатора 35 соответственно. Первый, второй и третий входы комму татора 37 соединены соответственно с выходом коммутатора 26, выходом П -г разряда регистра 33 сдвига и выходом, элемента 39 неравнозначности. Вход распределителя 38 импульсов соединен с выходом элемента 45задержки. Три управляющих входа коммутатора 37 соединены с соответствующими тремя входами распределителя 38 импульсоа Выход коммутатора 37 подключен к выходной шине 41, которая является пер вым выходом блока 12 формирования зна ка, Выход первого разряда регистра 33 сдвига соединен с выходной шиной 42, которая является вторым выходом блока 12 формирования знака. Выход 43 генератора тактовых сигналов блока 13 синхронизации подключен ко входу делителя 14 частоты, выход которого соединен с входом элемента 45 за- держки, первым входом триггера 48 и выходной шиной 54. Выход элемента 45 задержки соединен со входом счетчика 46 и выходной 53. Выход счетчика 46, имеющего коэффициент пересчета 3 Ч , соединен со входом делителя 47 частоты и шинами сдвига регистров 33 и 34 блока 12 формирования знака. Выход делителя частоты 47 соединен со вторым входом триггера 48, прямой выход которого подключен к выходной ши Выходы триггеров счетчика 46 подклк чены ко Входам дешифраторов 49, выходы которого соединены с выходными шинами 50, 51, 52, 56 и 57 блока 13 синхронизации. Выходные шины 50-57 являются вторым, третьим, четвертым, пятым, шестым, седьмым, восьмым и девятым входами блока 13 синхронизации. Интегро-дифференциальный вычислитель реализует в цифровой форме передаточную функцию п -ой степени вида nWgiP, rueWj P) - передаточная функция 6 -го звена интегро-дифференциального преобразования, реал№зуемого из П звеньев. Каждое звеко с интегро-дифференциальным преобразованием WglP) интегродифференциальный вычислитель реализует согласно рекуррентному соотношению 7 (2) ндеУ , и Yf. - значения выходной ве V| ( I .- - - личины для 6 -го звена интегро-дифференциального преобразования на it -ом и ({ -1 )-ом шагах вычислений соответственно, Ей 2и- значения входной величины для 6 -го -звена интегро-дифференциального преобразования на -ом и ( -1 )-ом шагах вычислений соогветствев но; Ag, Bg и Cg - постоянные коэффициенты, от значений которых зависит вид интегро-дифференциального преобразования Wg(P).. Заданное интегро-дифференциальное преобразование высокого порядка представляется согласно (1) в виде произведения П элементарных интегро-дифференциальных звеньев (P) , для каждого из которых производят предварительный рас ., г, е постоянных коэфф,ициентов Ар, Eg и Все звенья интегро-дйфференциального преобразования на каждом шаге вычислеНИИ обрабатываются последовательно до последнего. Входной величиной для каждого звена интегро дифференциального преобразования, кроме первого, является 995 выходная велич-,1на предыдущего звена, т. е. Е.еии e, 2.э,...п . Интегро-днфференциапьный вычислитель оперирует с двоичными переменными, для которых соотношение (2) прини мает вид Х-.-. .,Y.: . ec,-if4 e.ijVj РдеУр - двоичная переменная j -го разряда.величины Yg. ; , - ДВ°« «ь1е .nepeMeHtire j -ых разрядов величин л g,( и К соответственно; - количество звеньев (вида W р (Р), входящих в интегродисй еренциальное преобразование), равное -.количеству разрядов представления двоичных пе.ременных. Интегро-дифференциальный вычислитель работает циклическим образом, выполняя последовательно интегро-дифферевциальное преобразование над двоичным кодом входного сигнала согласно выражению (4). В конце (i -1)-го шага вычислений в регистре 1 сдвига на (la -1 )-ый разряд д дополняется элементом 15 задержки до fl разрядов, содержится . П -разрядный двоичный код выходной JBeЛИЧИHЫ .;,г, вычисленной на (-i -1 ).-Ьм шаге. В регистре 8 сдвига емкостью в 3 ( П -1) слов, каждое из которых содержит П . Двоичных разрядов, записаны поспедова тельно двоичные коды коэффициентов А В п и Ср (где е 1, 2, .... (П -I) оь обозначает порядковый номер звена интер ро-дифференциального преобразования. В регистре 4 сдвига емкостью в три раслова по ц разрядов каждое записаны двоичные коды коэффициентов А,, Bfj И С 1 последнего по порядку f -го звена интегро-дифференциального преобразова гая. В регистре 5 сдвига емкостью в (И -1) слово по п разрядов каждое содержатся двоичные коды абсолютных значений выходных величин звеньев интег ро-дифференциального преобразования с первого по ( и-1 )-ый вычисленные на предыдущем (i -1 )-ом шаге вычислений. В регистре 6 сдвига емкостью в одно сл во на п разрядов содержится выходная 1 величина последнего п -го звена интерро-дифференциального преобразования. Регистр сдвига на (И -1 )-ый разряд и регистр 3 сдвига на 2 п разрядов обеспечивает в процессе вычислений хранение двоичных кодовXg. Yg В регистре 7 сдвига на п разрядов хранится абсолютное значение входной величины Х интегро-дифференииально го вычислит.еля от предыдущего щага ычислений, знак которой хранится в блоке 12 формирования знака. Каждый шаг вычислений начинается в момент генерации на седьмом выходе блока 13 синхронизации управляющего сигнала длительностью в а тактов, который переключаеткоммутаторы 22, 24 и 7. Одновременно на третьем выходе блока 13 синхронизации вырабатывается управляющий сигнал длительностью 2 tl тактов, действующий на коммутатор 20, а на четвертом выходе блока 13 синхронизашга вырабатывается .управляющий сигнал длительностью П тактов, деиствуюший на коммутаторы 1&, 21 и .23. На девятом выходе блока 13 синхронизации в это время формируется управляющий сигнал длительностью в 3 Ц -тактов, который переключает коммутаторьк 28 и 29. Входная шина 31 подключается коммутаторами 21 и 22 ко входу регистра 3 сдвига и коммутатором 24 - ко входу регистра 7 сдвига, выход которого подключается коммутаторсми 20 и 27 ко входу регистра 2 сдвига. Двоичный код абсолютной величины входного сигнала на 1 -ом шаге вычислений, поступающий последовательно во времени, начиная с младших разрядов, по входной шине 31, записывается за И тактов в perviCTp 3 .сдвига, емкость которого составляет 2П разрядов. Одновременно с этим двоичный . код абсолютной величины входного сигнала на предыдущем ( i -1 )-ом шаге вычис лений, который хрангшся в регистре 7 сдвига, переписывается с выхода регистра 7 сдвига через коммутаторы 27 и 20 в регистр 2 сдвига, имеющт й емкость в (и -1) разряд. По мере освобождения старших разрядов регистр 7 сдвига в них записывается через коммутатор 24 двоичный код входного сигнала на л -ом шаге, действующий на входной шине 31. Сигнал знака входного сигнала, поступающий по входной шине ЗО, записывает ся в блок 12 формирования знака. Коммутатор 18 разрывает на П так- тов цепь циркуляции двоичного кода р&гистра 1 сдвига через сумматор 9. Ком мутаторы 23 и 25 подключают выход блока 11 формирования дополтггельного кода ко входу регистра 5 сдвига, выход которого подключается коммутатором 26 ко входу регистра 6 сдвига емкостью в 1 разрядов. Прямой или дополнительный код выходкой величины интегро-дифференшшльного вычислителя на ( -1 )-ом шаге сдвигается с выхода регистра 1 через элемент 15 задержки, блок 11 формирования дополнительного кода и коммутаторы 23 и 25 в регистр 5 сдвига, с выхода которого в это время сдвигается двоичный код абсолютного значения выходной величины первого звена интегродиффер-енциального преобразования на ((1 -1 )-ом шаге вычислений. Блок 11 формирования дополнительного коаа по сигналам второго выхода блока 12 фо{ мирования знака преобразует дополнитель ный код регистра 1 сдвига в прямой код Таким образом, в регистр 5 сдвига записывается прямой код авсолютного значения выходной величины интегро-дифференциального вычислителя. Если с выхода регистра 7 сдвигается в младшем разряде входной величины на ( -1 )-ом шаге единичный сигнал, который через коммутаторы 20 и 27 поступает на первый вход элемента И 17, то сигнал пятого выхода блока 13 синхронизации поступает через элемент И 17 на первый вход триггера 14. который переходит из нулевого состояния в единичное, В этом случае на прямом выходе триггера 14 формируется сигнал, которы открывает элемент И 16. В это время с выхода регистра 8 сдвигается, начиная . с младших разрядов, двоичный код коэфф циента Ар, который записывается через коммутатор 29 в регистр 4 сдвига и через элемент И 16, блок 10 формирова ния дополнительного кода и сумматор 9 записывается в регистр 1 сдвига. Блок 10 формирования дополнительного кода управляется сигналом первого выхода блока 12 формирования знака так, что при положительном знаке произведения Ai -j двоичный код коэффициента А проходит без взменешш, а при ;отрицательном знаке - преобразуется в дополнительный код. Спустя П тактов после начала вы- числений на -ом шаге на четвертом и седьмом выходах блока 13 синхроназаики начинают действовать сигналы управления, которые переводят коммутаторы 18, 21, 23 и 22, 24, 27 соответственно в исходное положение. В этом случае коммутатор 18 подключает выход коммутатора 1 9 к первому входу сумматора 9,. коммутатор 21 подключает выход регистра сдвига 2 к выходу регистра сдвига 3, коммутатор 23 подключает выход регистра 6 сдвига к первому входу коммутатора 25, коммутатор 22 подключает выход блока 11 форумирования дополнительного кода к третьему входу коммутатора 21, коммутатор 24 подключает регистр 7 сдвига к его входу, коммутатор 27 подключает выход регистра 6 сдвига к третьему входу коммутатора 20. После этого выходной сигнал первого звена на ( -1 )-ом шаге сдвигается с.выхода регистра 6 через коммутаторы 27 и 2О в регистр 2 сдвига, с выхода которого через коммутатор 21 сдвигается в регистр 3 (п-1 )-ый разряд двоичного кода входной величины на ( -1 )-ом шаге. Если в младшем разряде двоичного кода Y. содержится единичный код, то единичный сигнал с . .выхода регистра 6 сдвига через коммутаторы 27 и 30 поступает на первый вход элемента И 17, на втором входе ; которого действует сигнал пятого выхода блока 13 синхронизации. В этом случае триггер 14 устанавливается в единичное состояние выходным сигналом элемента И 17, Если в младшем разряде величины . содержится нулевой код, то триггер 14 устанавливается в нулевое, состояние сигналом шестого выхода блока 13 синхронизации. При единичном состоянии триггера 14 сигнал с его прямого выхода открывает элемент И 16. Двоичный код коэффициента В сдвигается с выхода регистра 8 через коммутатор 29 в регистр 4 сдвига, а также через элемент И 16 и блок 10 формирования дополнительного кода - на второй вход сумматора 9, на первый вход которого в это время с выхода регистра 1 через элемент 15 задержки и коммутаторы 18 и 1 9 сдвигается двоичный код коэффициента А. Результат суммирования коэффициентов А и В записывается с выхода сумматора 9 в регистр 1 сдвига. Блок 10 формирования дополнительного кода в это время управляется сигналом знака произведения , действующим на первом выходе блока 12 формирования знака. Спустя 2п тактов после начала вычислений на (( -1 )-ом шаге на третьем выходе блока 13 синхронизации формируется 1395 управпяюи1ий сигнап, который возвращает коммутатор 20 в исходное состояние. . Коммутатор 20 подключает выход регистра 3 сдвига ко входу регистра 2 сдвига, выход которого подключен коммутатором 21 ко входу, регистра 3 сдвига. В резуль тате этого регистры 2 и 3 объединяются в кольцевой регистр сдвига на 3 (f -1) разряд. В момент объединения регистров2 и 3 с выхода регистра 3 сдвигается, начиная с младших разрядов, двоичный код X; входной величины на -ом шаге. Если .в младшем разряде величины X; содержится единичный код, то единичный сигнал с выхода регистра 3 сдвига н&рез коммутатор 2О поступает на первый вход элемент И 17, открывая его. Сигнал пятого выхода блока 13 синхронизации проходит через элемент И 17, устанавливая триггер 14 в единичное состоя ние. Если в младшем разряде величины X содержится нулевой код, то триггер . 14 сбрасывается в нулевое состояние сигналом с шестого выхода блока 13 синхронизации. В случае единичного состоятою триг гера 14 сигнал его прямого выхода открывает элемент И 16. В это время с выхода регистра 8 через коммутатор 29 сдвигается двоичный код коэффициента С который записывается в регистр 4 и через элемент И 16 и блок 10 формирования дополнительного кода поотупает на второй вход сумматора 9. Бло 10 формирования дополнительного кода в это время управляется сигналом знака произведения С. X; , действующим на первом выходе блока 12 формирования знака. Одновременно на первый вход сум матора 9 с выхода регистра 1 сдвнгаетч ся через элемент 15 задержки и коммутаторы 18 и 19 двоичный код суммы коэффициентов и В. Результат суммирования () записывается с вы хода сумматора 9 в регистр 1 сдвига, Таким образом, спустя Зц тактов пос начала вычислений в регистре сдвига 1 сформировался двоичный код суммы прои ведений первых разрядов величин X . на двоичные коды коэфi.i-t фиииентов А|, В и С соответственно. Двоичные коды коэффициентов А,, В( и Ciпоследовательно переписываются с выхода регистра 8 сдвига через коммутатор 29 в регистр 4 сдвига , с выхода которого двоичные коды коэффициентов А, В п. и CY переписываются через коммутатор 28 в регистр 8 сдвига. 1 В к1ЭльцеБом регистре сдвига, образоюнном объединением регистров 2 и 3, емкостью в 3 (П -1) разряд за 31, тактов происходит сдвиг на один разряд так что с сигналами с пятого выхода блока 13 синхронизации, действующими на втором входе элемента И 17, совпадают сигналы вторых разрядов величин , Y . X Tl.l-l ) Спустя 3 П тактов после начала вычислений на втором и девятом выходах блока 13 синхронизации формируются сигналы управления, которые переключают коммутаторы 19 и 28, 29 соответственно. Коммутатор 19 подключает выход регистра 1 сдвига через коммутатор 18 к первому входу сумматора 9. Этим ооеспечивается сдвиг в регистре 1 двоич- ного кода накопленной суммы коэффициентов А,,, В к на один разряд или умножение этой суммы на два. Коммутатор 28 подключают выход регистра 8 сдвига к его входу, а коммутатор 29 подключает выход регистра 4 сдвига к своему аходу. В результате этого в регистре 4 сдвига запоминаются двоичные коды коэффициентов А, В, и С. , а в регистре 8 сдвига - двоичные . коды коэффициентов А«, 8g и Cg, где 6 . 2, 3h . Спустя П тактов после переключения коммутатора 19 на втором выходе блока 13 синхронизации формируется сигнал управления, .который возвращает коммутатор 19 в исходное состояние. Цепь циркуляции кодов в регистре 1 сдвига вновь замыкается через элемент 1 5 задержки, коммутаторы 18 и 10 и сумматор 9. В течение Эп тактов после начала вычио .лений интегро-дифференциальный вычйсл тель работает так же, как и на первых 3 п тактах работы. В регистре 1 сдвига накапливается П старщих разрядов суммы произведений величинХ.Д.Х на двоичные кошы коэффициентов А, В и С соответственно. Согласно соотношению (4) этот результат соответствует выхоо-ной величине YI, первого звена интегродифференциального преобразования на . - -ом ..шаге вичисяений. Спустя 2 И тактов начала, вычислений на восьмом выходе блока 13 синхронизации формируется на время П (П -1) тактов сигнал управления, который переключает коммутаторы 25 и 26. Есль до переключения коммутаторы 25 и 26 о&ь&дшшли регистрь 5 и 6 в кольцевой регистр на tl caiOB по И разрядов в кажг1595дом, то после переключения коммутато-ров 25 и 26 выход регистра 5 сдвига соединяется с его входом через коммутатор 25, а выход регистра б сдвига подключается к своему входу через ком-, мутатор 26. После этого в регистре 5 сдвига емкостью в (У1 -1) слов по разрядов каждое осуществляется хранение последовательности величин Yg . где 1, 2, ... , П -1, а в регистре 6 сдвига запоминается величина ., Спустя (п -1) П тактов после переключения коммутаторов 25 и 26 на восьмом выходе блока 13 синхронизации формирует ся сигнал управления, возвращающий коммутаторы 25 и 26 в исходное состояние В этом случае выход регистра 6 сдвига подключается через коммутаторы 23-и 25ко Ьходу регистра 5 сдвига, выход которого подсоединяют через коммутатор 26ко входу регистра 6 сдвига. Регистры 5 и 6 вновь объединяются в кольцевой регистр сдвига на Ц слов по п разрядов в каждом. Таким образом., осуществляется сдвиг последовательности величин . (где .С 1, 2, ... , НО на одно слово в кольцевом регистре сдвига, образованном регистрами 5 и 6. Спустя ЗП после начала вычислений на (f( -1 )-ом шаг или к моменту на чала вычислений для второго звена интегро-дифференциального преобразования, в регистре 5 сдвига содержится последовательность величин Y2,-t,Y3,i- . а в регистре 6 сдвига- величина Во время первых П тактов вычислений для второго звена интегро-дифференциального преобразования на . -ом щаге на третьем и четвертом выходах блока 13 синхронизации формируются сигналы упра&ления, которые переключают коммутато-Iры 20 и 18, 21, 23 соответственно. В этом случае двоичный код выходной величины YX первого звена интегро-дифи ференциального преобразования сдвигается с выхода регистра 1 через элемент 15 задержки, блок 10 формирования допо нительного кода и коммутаторы 23 и 25 в регистр 5 сдвига, с выхода которого последовательность величин V. Лз.(-, ,1 - f сйвигается в регистр, 6. Кроме этого, величина Y.j сдвигается с выхода регистра , 1 через элемент 15 зедержки, блок 11 формирования до. полнительного кода и коммутатора 21 и 22 в регистр 3 в качестве входного сиг нала Х,2, для второго звена интегр дифференииального преобразования. 1 16 Величина в этом время сдв гается с выхода регистра 6 через коммутаторы 27 и 2О в регистр 2 в качестве .входного сигнала X 2,( для второго звена интегрО-ДИфференциальЬого преобразования. В последующие Их тактов с выхода регистра 6 сдвигается двоичный код величины - который через коммутаторы 27 и 20 записывается в регистр 2 сдвига. Таким образом, в кольцевой регистр сдвига, образованный объединением регистров 2 и 3, записываются начальные условия Х.2.- .2,4-1 ai . необходимые для выполнения вычислений для второго звена интегро-дифференциального преобразования. В первые 3 И тактов вычислений для второго звена интегро-дифференциального преобразования на девятом выходе блока формируется сигнал управления, который переключает коммутаторы 28 и 29. В этом случае, с выхода регистра 8 через коммутатор 29 сдвигаются в регистр 4 двоичные коды коэффициентов An, В и, С. для второго .звена интегро-дифференциального преобразования, а двоичные коды коэффициентов А, В j и С с выхода регистра 4 сдвигаются через коммутатор 28 на вход регистра 8. Спустя 3 И: тактов коммутаторы 28 и 29 возвращаются в исходное состояние. Поэтому во время вычислений для второго звена интегро-диЛференциального преобразования в регистре сдвига 4 хранятся коэффициенты Ая, В/2 и С, а в регистре 8 сдвига - коэффиииенгы А;, В, -и С, АЗ, Вз и Су, А, В и С, А.П.В,, и Сп. Таким образом, в регистры 2, 3 и 4. сдвига записываются двоичные коды вто рого звена интегро-дифференциального преобразования, которые вычисляют, аналогично вычислениям для первого звена интегро-дифференциального преобразования. Вычисления для всех последующих звеньев интегро-дифференциального преобразования .до Ц -го звена включительно выполняются аналогичным образом. Вычисления на (к +1 )-ом щаге вычислений и всех последующих для всех Ц звеньев интегро-дифференциального преобразования осуществляются аналогично. Блок 12 формирования знака и блок 13 синхронизации работают в процессе вычислений следующим образом. 7. .95 Знак входной величины , содержится в первом разряде двухразрядного регистра 32 сдвига блока 12 формирования знака. Знак выходных величин звеньев интегро дифференциального, преобразования с первого по Y -и содержится в регистре 33 сдвига на (П +1) разряд блока формирования знака 12. ЗназЛ коэффициентов А g, ,2, ..., П , содержатся в регистре 34 сдвига блока 12 формирования знака. Знаки коэффициентов Bg и Cg , 2 1,2, ...,tt всегда положительны и не требуют предварительной установки. Генератор 43 тактовых сигналов -блока 13 синхронизации вырабатывает последовательность импульсов частоты t , которая делится делителем 44 в П раз, и затем задерживается элементом 43 задержки на один период тактовой частоты. Последовательность импульсов частоты 1/п на выходе делителя 44 чаототы (шина 54 блока 13 синхронизации) определяет п -ые такты работы интегро дифференциального вычислителя, а последовательность импульсов частоты f /п . на выходе элемента 45 задержки (шина 53 блока 13 синхронизации) задает первые такты работы. Счетчик 46 выполняет деление на Зп частоты выходной последовательности ,Т Мпульсов элемента 45 задержки. Выходная последовательность импульсов счетчика 46 частоты { / 3 П Длится в Г раз делш-елем 47, на выходе которого формируется последовательность импульосов частоты i /Зп, период следования которых определяет один шаг вычислений. С помошью дешифратора 49, входы которого подключены к выходам триггеров счетчика 46, формируются пять последовательностей импуль.сов заданной длитель ности и период следования, которые нео&ходимы для управления работой интегро дифференциального вычислителя (шины 50 51, 52, 56 и 57 блока 3 синхронизации.). Каждый шаг вычислений в интегро-диф ференциальном вычислителе начинается в момент генерации импульса на выходе делителя 47 блока 13 синхрот1зации, который устанавливает триггер 48 в .единичное состояние и сдвигает на один разряд информацию о знаке входной величины в регистре 32 сдвига блока 12 формирования знака. В результате сдвига в первый разряд регистра 32 записывается . знак входной величины на текущем i: -ом шаге, сигнал которого действует на шине входа знака входной информации вычиолителя 30, а знак входной величины на предыдущем (4 -1 )-ом шаге сдвигается из первого разряда во второй разряд регистра 32. На прямом выходе триггера 48 блока 13 синхронизации формируется сиг нал, который с помощью коммутаторов 35 и 36 подключает выходы регистра 32 сдвига или регистра 33 сдвига ко входам элемента 39 неравнозначности и коммутатора 37 соответственно. КоммутаjTop 37 по сигналам трехканального раопределителя импульсов 38 опрашивает последовательно через каждые Ч тактов выходы элемента 39 неравнозначности, регистра 33 сдвига и коммутатора 36. На выходе элемента 39 неравнозначности, входы которого подключены к выходу регистра 34 сдвига и через коммутатор 35 к выходам регистров 32 или 33 сдвига, формируется сигнал знака произведения А,. . или Ag , М 3- На выходе И -го разряда 33 сдвига формируется сигнал знака произведения ( ; 1, 2, ... ,п , а на выходе коммутатора 36 формируется сигнал знака произведения или CeXg; CpYp. , е 2,3, ...,п . Таким образом, на выходе коммутатора 7 (шина 41 блока 12 формирования рмирования нака) каждые П тактов последоват последовательно во времени действуют сигналы знаков произведений . , . и . е 1, 2, .... П . На выходной шине 42 блока формирования знака действует сигнал выхода первого разряда регистра 33 сдвига, в который с вь1хода сумматора 9 по шине 40 записывается И -и знаковый разряд выходных величин Yj ходных величин ij , где I. 1,2, , , всех звеньев интегро-дифференииального преобразования. Технико-экономические преимущества предлагаемого интегро-дифференциального вычислителя по сравнению с взвеет--, ным заключается в сокращении оборудования. Предлагаемый интегро-дифферешгаал ный вычислитель позволяет выполнять интегро-дифференцивльное преобразование высокого порядка, а прототип вычисляет интегро-дифференциальное преобразование только первого порядка. Например, при представлении двоичных переменных в интегро-дифференциапьном вычислителе на шестнадцати разрядах предлагаемое устройство выполняет численное решение дифференциального уравнения до 16-го порядка с постоянными коэффициентами н или вып-олняет требуемое интегро-дифферешгиальное преобразование, которое можно представить в виде шестнадцати последовательно соединенных заданных звеньев первого порядка. Прототип выполняет функции только одного звена первого порядка. Реализация интегро- . дифференциального преобразования, напр№ мер, 16-го порядка требует соответственно шестнадцати последовательно соеди ненных интегро-дифференциальных вычислителей первого порядка, выполненных по схеме прототипа. Формула изобретен и я Интегро-дифференциальный вычислитель, содержащий первый регистр сдвига, вход которого соединен с выходом сумматора и ..первым входом блока формирования знака, второй вход которого соединен со входом знака выходной информации вычислителя, третий вход - .с первым выхо дом блока синхронизации, первый выход блока формирования знака соединен с пер вым входом первого формирователя дополнительного кода, а второй выход является выходом знака вычислителя и соединен с первым входом второго формирователя дополнительного кода, второй вход которого подключен к первому входу первого коммутатора и выходу .элемента задержки, вход которого( соединен с вь1ходо первого регистра сдвига и вторым входом первого коммутатора, выход которого под ключен к первому входу второго коммутатора, выход которого подключен к первому входу сумматора, второй вход которого соединен с выходом первого формирователя дополнительного кода, второй вход которого подключён к выходу первое го элемента И, первый вход которого соединен с выходом триггера, первый вход которого подключен к выходу второго элемента И, первый вход которого соединен с вторым выходом блока синхронизации, третий выход которого подключен к второму входу триггера, а второй вход второго элемента И соединен с выходом . третьего коммутатора и входом второго регистра сдвига, третий регистр сдвига и четвертый коммутатор, первый вход которого соединен со входом абсолютной 9 51 величины вычислителя, а выход - со входом четвертого регистра сдвига, отличающийся тем, что, с целью сокращения оборудования, вычислитель содержит пятый, шестой , седьмой и восьмой регистры сдвига и пятый, шестой, седьмой восьмой, девятый, десятый, одиннадцатый и двенадцатый коммутаторы, причем периВЬ1Й вход пятого коммутатора соединен с выходом второго формирователя дополнительного кода и с первым входом шестого коммутатора, BTOpoti вход - с четвертым выходом блока синхронизации, с вторым входом второго коммутатора, и с первым входом седьмого коммутатора, третий вход - с выходом :пятого регистра сдвига, являющимся вьтходом преобразования вычислителя, первым входом восьмого коммутатора и первым входом девятого ком- ; мутатора, а выход - с первым входом де.сятого коммутатора, второй вход которого подключен к пятому выходу блока синхронизации и второму входу девятого коммутатора, третий вход, которого соединен с третьим входом Десятого коммутатора И выходом шестого регистра сдвига, вход которого подключен к выходу десятого коммутатора, выход девятого коммутатора соединен с пятого регистра сдвига, шестой выход блока синхронизации подключен к первому входу одиннадцатого коммутатора и первому входу двенадцатого коммутатора, второй вход которого соединен с вторым входом оди№надцатого коммутатора и выходом седьмого регистра сдвига, вход которого подключен к второму входу первого элемента И и выходу одиннадцатого коммутатора, третий вход которого соединен с третьим входом двенадцатого коммутатора и выходом восьмого регистра сдвига, вход которого подключен к выходу Двенадцатого коммутатора, седыуюй выход блока синхронизации соединен с третьим входом первого коммутатора, восьмой выход блока синхронизации соединен с первым входом третьего коммутатора, второй вход которого подключен к выходу третьего регистра сдвига, вход которого соединен с выходом седьмого коммутатора, второй вход которого подключен к второго регистра сдвига, а третий юсод - к выходу шестого коммутатора, второй вход которого соединен со входом абсолютной величины вычислителя, а третий вход с девятым выходом блока синхронизации и вторыми входами четвертого и восьмого коммутаторов, третьи входы которых подключены к вы2i9550ходу четвертого регистра соввга, выхой восьмого коммутатора соединен с третьим входом третьего коммутатора. Источники информации, принятые во внимание при экспертизе 5 5132 1. Неслуховсквй К. С. Цифровые тфференииальвые анализато, М., Машвв строение , 1968. 2. Авторское свидетельство СОСР го заявке № 2715995/18-24, Kii. G 06 f 7/64, 22.01.79 (1фОтотип)