Цифровой регулятор Советский патент 1982 года по МПК G05B11/26 

(50 ЦИФРОВОЙ РЕГУЛЯТОР

1

Изобретение относится к автоматике и может быть испьльзовано в системах управления различными динамическими объектами, например, в системах автоматического регулирования технологическими процессами на электростанциях.

Известен цибровой регулятор, со-. дepжaL ий три регистра, соединенные с сумматором, блок настройки, соединен- ю ный с одним из регистров, блок знака, соединенный первым входом с первой входной шиной устройства и выходом - с входом сумматора, запоминающее устройство, подключенное к одному is из регистров, блок команд, соединенный со всеми блоками устройства 1.

Недостатками такого цифрового регулятора являются его относительная сложность и ограниченные функциональ- 20 ные возможности.

Наиболее близким техническим решением к предлагаемому является цифровой регулятор, содержащий блок настройки, состоящий из первого и второго регистров, блок знака, первый, элемент И, второй элемент И, последовательно соединенные блок .синхронизации, третий элемент И, первый триггер, четвертый элемент И, первый блок дополнительного кода, первый сумматор, второй сумматор, третий регистр,элемент задержки, второй блок дополнительного кода, пятый элемент И, первый элемент -ИЛИ, четвертый регистр, шестой элемент, последовательно соединенные седьмой элемент И, второй триггер, восьмой элемент И, третий блок дополнительного кода, последовательно соединенные третий триггер, девятый элемент И, второй элемент ИЛИ, последовательно соединенные чет.вертый триггер, десятый элемент И, третий элемент ИЛИ, пятый регистр, второй вход которого соединен со входами первого, второго, тре397тьего, четвертого регистров и. шестым выхол.ом блока синхронизации, первый яыход которого соединен со вторыми входами первого, второго, третьего триггеров, второй выход - с первым входом седьмого элемента Н, третий выход - с первым входом третьего три гера, четвертый выход - со вторьм входом четвертого триггера, пятый вы ход - с третьим входом блока знака, второй выход которого соединен со вторыми входами первого и второго блоков дополнительного кода, третий выход - со вторым входом третьего блока дополнительного кода, второй вход - с выходом .второго сумматора, второй вход которого соединен с выхо дом второго элемента ИЛИ, второй Bxo которого соединен с выходом первого элемента И, первый вход которого соединен с выходом элемента задержки, второй вход - со вторым выходом третьего триггера, первый выход четвертого триггера соединен со вторым входом пятого элемента И, второй выход - с первым входом второго элемента И, третьим .входом девятого элемента И и вторым входом шестого элемента И, выход которого соединен со вторым входом первого элемента ИЛИ, выход которого соединен со вторым входом третьего элемента И, цыход второго элемента И соединен со вторым входом третьего элемента ИЛИ, выход третьего блока дополнительного кода соединен со вторым входом первого сумматора, выход первого регистра соединен с его первым входом и BTopftiM входом четвертого элемента И, выход второго регистра соединен с его первым входом и вторым входом восьмого элемента И, выход третьего регистра соединен с третьим входом девятого элемента И 2 . Недостатками известного устройства являются относительная сложность и возможность формирования законов уп равления только первого порядка, что ограничивает его функциональные возможности. Цель изобретения - упрощение и рас ширение функциональных возможностей. Поставленная цель достигается тем что п устройстве выход третьего элемента ИЛИ соединен со вторым входом седьмого элемента И, выход пятого регистра соединен со вторым входом второго элемента И, первый выход блока синхронизации соединен с первым входом четвертого триггера, второй выход которого соединен с третьим входом первого элемента И. На фиг. 1 изображена структурная схема цифрового регулятора; на фиг.2 структурная схема блоков знака и синхронизации. Цифровой регулятор содержит блок настройки 1, состоящий из двух регистров 2 и 3, три регистра +-6, два сумматора 7 и 8, блок знака 9, блок синхронизации 10, три блока дополнительного кода 11-13, четыре триггера 1}-17, элемент задержки 18, три элемента ИЛИ 19-21 , десять элементов и 22-31. Цифровой регулятор имеет две входные иины 32,и 33 и две выходные шины 3 и 35, а также шины 36-38 ввода данных В регистры 1-3 соответственно и шины 39 и kQ ввода данных в ре|гистры 30 и 31 блока настройки 6. Блок знака 9 (фиг. 2) содержит два двухразрядных регистра сдвига М и , четырехразрядный статииеский регистр A3, четыре элемента ЛСКЛЮЧАЮЩЕП Ит1 tA-t7, четыре элемента И , два элемента ИЛИ 52 и 53, две входные шины 32 и 5, три выходные шины З, 55 и 5б, три шины 57-59 ввода данных в регистры А соответственно. Шины 32 и 5 являются первым и вторым входами, а шины 3, 55 и 5б - первым, вторым и третьим выходами блока знака 7 соответственно. Блок синхронизации 10 (фиг. 2) содержит генератор тактовых импульсов 60, делитель частоты б1, элемент задержки 62, триггер 63 со счетным входом, делитель частоты 6, шины 65-69, являющиеся первым, вторым, третьим, четвертым и шестым выходами блока синхронизации 10 соответственно. Цифровой регулятор вырабатывает регулирующее воздействие для каждого 1-го цикла управления согласно рекуррентному соотношению .ЛУ...6 2 -.-де У-{ ,Х;.1 У1-г значения регулирующего воздействия на i, i-1, -2 циклах управления;Х ,Х.1- значения рассогласования на i и 1-1 циклах управления; 597 А,В,С и О - постоянные коэффициен ты, значения которых зависят от вида закона управления или пере даточной .функции регулятора, шага кваНтования по времени, коэффициента усиления и постоянных времени. Настройка цифрового регулятора осу ществляется заданием постоянных коэффициентов А,В, С иВ и начальных условий У:;. Соотноиение (1) для двоичных переменных принимает следующий вид .. . у j-f/ V. . -tSY. „+СХ. .4D)C-; .)(2 i J двоичные переменные ffl V j разряда величин У. ,и У, „соответственJ ;V V Д „ ,„ г,« ..1,.. Xi ; и Х; : - двоичные переменные п.о.ап. аопь,ими, У, j разряда величин Х; и Х.сбответственнр. Настройка цифрового регулятора выполняется следуюцим образом. Регистр сдвига содержит п-1 разряд и дополняется элементом задержки 16 до п рпзрядов. В регистр k по шине 36 записывают в прямом или дй полнительном коде, если У., О, после довательный п разрядный двоичный код начального условия У. В регистры сдвига 5 и 6, содержащие по 2 11-1 разряд каждый, записыва,ют по шинам 37 и 38 последовательные п-1 разрядные двоичные коды абсолютных значений начальных условий У1-2 и 1X.1 соответственно. Если значения начальных условий рассогласования и управляющего воздействия не нулевые, то они вводятся, например, от цифревой-вычислительной машины централизованного управления. В регистры сдвига 2 и 3 блока,настройки 1, содержащие по 2i разрядов кажд})|й, записывают по шинам 39 и tO например, от цифровой вычислительной машины централизованного управления последовательные п-разрядные двоичные коды коэффициентов А, В и С, D соответственно, которые соответст вуют требуемому закону управления. Знаки коэффициентов А, В, С и fi записываются по шине 59 в четырТехразрядный регистр k3 блока знака 9 64 (фиг. 2). Знаки начальных условий У-, и У. записываются по шине 57 в двухразрядный регистр 1 блока знака 9. Знак начального условия Х.записыввётся по шине 58 в первый разряд двухразрядного регистра k2 блока знака 9. Цифровой регулятор работает следующим образом. Генератор тактовых сигналов 60 (фиг. .) блока синхронизации-10 вырабатывает на его шестом выходе последовательность импульсов частоты €, которая поступает на входы синхронизации 2 регистров сдвига 2-6, а также делится делителем 61 вп раз и затемзадерживается элементом задержки 62 на один период тактовой частоты. Последовательность импульсов частоты /п на выходе делителя 61 (первый ход блока синхронизации 10) задает ые такты работы устройства, а последовательность импульсов на выходе элемента задержки 62 (второй выход блока синхронизации 1П) синхронизиРУет первые такты работы устройства с периодом n/f. Триггер 63 со счетным входом выполняет деление на два частоты выходной последовательности импульсов элемента задержки 62, формируя последовательность импульсов частоты f/2п, на третьем выходе блока синхронизации 10. Эта последовательность импульсов делится делителем 64 в п-1 раз, на выходе которого (четвертый выход блока синхронизации 10) Формируется последовательность импульсов частоты f/2 п (,п-1), период следования которой определяет время одного управления. В исходном состоянии RS триггеры Й-17 находятся в нулевом состоянии. Цикл формирования сигнала управления ... начинается после установки триггера 1 7 в единичное состояние импульсом с четвертого выхода блока синхрони зации 10. Сигнал прямого выхода 1 триггера 17 открывает элементы И 29 и 31 а сигнал его инверсного выхода 2 закрывает элементы И 22, 23, 28 и,30. Двоичный код начального условия y,;j, начиная с младшего разряда, сдвигается из регистра через элемент задержки 18 на один такт, блок дополнительного кода 13, элементы И 31 и ИЛИ 21 в регистр 5, в котором в это время двоичный код начального уело797 33ВИЯ сдвигается из старших разрядов в п-1 младшие разряды. Блок дополнительного к©да 13 управляется сигналом второго выхода блока знака 9 так, что код пропуска- 5 ется без изменения, а дополнительный код регистра А преобразуется в прямой код. Таким образом, в и старшие разряды регистра 5 записывается двоичнй код сзбсолютиой величиныНачального -О услопия lyi-ii. . Сигнал младшего разряда величины с выхода элемента ИЛИ 21 поступает на второй вход элемента И 25, на первый вход которого поступает им-5 пульс второго выхода блока синхронизации 10. О случае единичного сигнала младшего разряда величины I У.1элемент И 25 срабатывает и импульс второго выхода блока синхронизации 10 20 устанавливает триггер 15 в единичное состояние. По шине 33 поступают последовательно, начиная с младшего разряда, си1- налы двоичного кода абсолютного зна- 25 чения входной величины , которые через элементы И 29 и ИЛИ 20 записываютсл в п старших разрядов регистре 6. В регистре 6 в это время двоичный код начального условия Х|,1сдви- 30 гается из старших разрядов в п-1 младшие разряди. Сигнал знака входной величины Х записывается по шине 32 в первый разряд регистра сдвига 42 блока знака 3 по импульсу четвертого выхода блока синхронизации 10, которыи осуьчествляет сдвиг знака начального условия величины Х.из первого разряда регистра во второй разряд. Сигнал младшего разряда величины iXi I с выхода элемента ИЛИ 20 поступает на второй вход:элемента И 2. В случае единичного сигнала младшего разряда величины I Х I элемент И 2k ера батыпает по импульсу второго выхода блокл синхронизации 10 и триггер 16 устанавливается в единичное состояние . . Триггеры 15 и 16 в единичном состоянии открывают.элементы И 2б и 27 соответственно, через которые .с выходов регистров 2 и 3 блока настрой ки 1 последовательно, начиная с младших разрядов, сдвигаются двоичные коды коэффициентов А и С соответственно Коэффициент А поступает чер.ез блок дополнит.ельногб кода 11 на первый вход сумматора Пив прямом или дополни8тельном коде в зависимости от знака произведения А , сигнал которого действует на втором выходе блока знака 9. Сигнал знака величины А У.формируется элементом ИСКЛЮЧАЮ1НЕЕ ИЛИ -t, на входы которого поступают сигналы выходов первых разрядов регистров и АЗ, где хранятся знаки величин У/ц./ и А соответственно. Сигнал знака величины А ,с выхода элемента ИСКЛЮЦАЮГ1ЕЕ ИЛИ kk поступает череззлементы И i8 ИЛИ 52 на шину 55 второго выхода блока знака 9. Коэффициент С поступает через блок дополнительного кода 12 на второй вход сумматора 8 в прямом или дополнительном коде в зависимости от знака произведения С Х , сигнал которого формируется элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 6, на входе которого поступает сигнал знака величины Х х с выхода первого разряда регистра k2 и сигнал знака коэффициента Г, с выхода третьего разряда регистра 43 блока знака 9. -Сигнал знака величины С Х,- с выхода элемента ИСКЛЮЧАЮЦЕЕ ИЛИ 46 через элемент И 50, открытый сигналом инверсного выхода триггера 63, и элемент ИЛИ 53 поступает на третий выход блока знака 9. Таким образом, на входы последовательного одноразрядного двоичного сумматора 8 поступают в прямом или дополнительном коде последовательно во времени, начиная с младшего разряда, двоичные коды коэффициентов .А и С, алгебраическая сумма которых поступает на первый вход последовательного одпоразрядного двоичного сумматора 7. В это время на втором входе сумматора 7 действует сигнал логического нуля, так как элементы И 22 и 23 закрыты сигналом инверсного выхода 2 триггера 17. Алгебраическая сумма коэффициентов А и С с выхода одноразрядного последовательного сумматора 7 записыеается, начиная с младшего разряда, в регистр k. Спустя п тактов после установки триггера 17 в единичное состояние триггеры 15-17 сбрасываются в нулевое состояние импульсом первого выхоА блока синхронизации 10. Триггер 17 S нулевое состояние закрывает элементы И 29 и 31 сигналом прямого выхода 1 и открывает элементы И 22, 23, 28 и 30 сигналом инверсного выхода 2. Элементы И 28 и 30 подключают выходы регистров 5 и 6 к их входам соответственно. Цепи циркуляции кодов в регистрах сдвига 5 и 6 замыкаются.через элементы И 28 и И 30 соответствен но. Элемент Н 23, открытый сигналами инверсных выходов 2 триггеров 14 и 17 подключает выход регистра 1 через эле мент задержки 18 ко второму входу сум матора 7, что обеспечивает в течение следующих и тактов поступление на второй вход сумматора 7 двоичного кода алгебраической суммы коэс Лициентов Л + С. В следующем такте после возврата триггера 17 в нулевое состояние с выходов регистров 5 и 6 сдвигаются младиие разряды величин I .,1и соответственно. В случае единичных кодов в младших разрядах величин I Х,1элементы И 25 и 2 срабатывают по импульсу второго выхода блока синхронизации 10 что приводит к установке триггеров 15 и 16 соответственно в единичное состояние. Сигналы прямых выходов три|- геров 15 и 16 открывают соответственн элементы И 26 и 27, через которые с выходов регистров 2 и 3 блока настройки 1 сдвигаются двоичные коды ко эффициентов В и Д соответственно. Дво ичные коды коэйЛициентов В и Д преобразуются соответствующими блоками дополнительного кода 11 и 12 и поступают последовательно, начиная с младшего разряда, в прямом или дополнительном коде на входы сумматора 8. Управление преобразованием блоками дополнительного кода 11 и 12 осущестпляется по сигналам второго и тре тьего выходов блока знака 9 соответственно. Сигнал знака произведения В У,- формируется элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 45, на входы которого поступают выходы вторых разрядов регистров 41 и 43 блока знака 9, где хра,нятся знаки величин X.j соответственно. С выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 45 сигнал знака величины В у. ,j, черезэлементы И 49, ИЛИ 52 поступает на шину 53 второго выхода блока знака 9. Сигнал знака произведения Д Xi-i формируется элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 47 по сигналам выходов второго и четвертого разрядов регистров 42 и 43 блока знака 9- С выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 47 сигнал знака произведения Д (Считывается через элементы И 51, ИЛИ 53 на шину 56 третьего выхода блока знака 9Прямой или дополнительный код алгебраической суммы коэффициентов В и Д выхода сумматора 8 поступает на первый вход сумматора 7, на второй вход которого с выхода регистра 4 через элемент задержки 18, элементы И 23 и ИЛИ 19 сдвигается двоичный код алгебраической суммы коэффициентов А и С, с выхода сумматора 7 двоичный код алгебраической суммы коэффициентов А, В, С и Д записывается в регистр 4. Таким образом, за 2п тактов после начала цикла в регистре 4 накапливается алгебраическая сумма коэффициентов А, В, С и Д, после чего триггер 14 .устанавливается в единичное состояние импульсом третьего выхода блока синхронизации 10. Триггер 14 в единичном состоянии открывает сигналом прямого выхода 1 элемент И 22 и блокирует элемент И 23 сигналом инверсного выхода 2. К моменту сдвига второго разряда алгебраической суммы коэффициентов А, В, С и Д с выхода регистра 4 элемент И 22 подключает выход регистра 4 ко второму входу сумматора 7. В это время с выходов регистров 5 и 6 сдвигаются вторые разряды велиичин |У;--,1и Х, соответственно. В случае единичных кодов во пторых разрядах величин IXiI срабатывают элементы И 25 и 24, выходные сигналы которых устанавливают триггеры 15 и 16 в единичное состояние. « I Даоичные коды произведения коэффициентов А и С на двоичные переменные иторых разрядов величин I УХ--| I и соответственно преобразуются в прямой или дополнительный, код блоками 11 и 12 соответственно. Затем эти коды суммируются сумматором 8, сигнал суммы которого суммируется сумматором 7 с двоичным кодом алгебраической суммы коэффициентов А, В, С VI Д, сдвигаемой с выхода регистра 4, начиная со второго разряда. Следовательно установка триггера 14 в единичное состояние приводит к сдвигу на один разряд накопленной суммы коэффициентов в регистре 4, обеспечивая этим выполнение операции умножения на два. Спустя п тактов после ус- , танооки триггера 14 в единичное состояние сигнал первого выхода блока 11 синхронизации 10 возвращает триггер в нулевое состояние, в котором oGecпечицается подключение элементом И 2 выхода регистра k через элемент за держки на такт 16 ко второму входу суммгатора 7. В это время на первый вход сумматора 7 с выхода сумматора поступает двоичный код алгебраическо суммы произведения коэффициентов В и Д на двоичные переменные вторых pa (эядов величин I У., Х{. соответственно, которая формируется таким же образом, как в предыдущие .п тактов формировалась алгебраическая сумма произведения коэффициентов А и С на двоичные переменные вторых разрядов величин У.и соответственно. Сумматор 7 суммирует накопленную сумму коэффициентов в .регистре с а гебргзической суммой произведения коэффициентов В и Д на двоичные переменные бторых разрядов величин lyi-- и I Xi I соответственно и результат сум мирования записывается в регистр k. 8 дальнейшем формирование регулирующего воздействия выполняется аналогичным образом Каждые 2п тактов в кольцевых регистрах 5 и 6, содержащи 2п-1 разряд, происходит сдвиг выходного сигнала относительно выходных сигналов блока синхронизации 10, что приводит к совпадению на входах элементов И 25 и 24. с импульсом втоо рого выхода.блока синхронизации 10 следующих разрядов величин I Xi-i X и i y-i-il, IXi-iL Переключение триггером цепи циркуляции кодов регистра Ц с п разрядов (с выхода элемента з адержки 16 ) на п -1 разряд (с выхо Да регистра О обеспечивает сдвиг , информации в регистре k на один разряд относительнб выходных сигналов блока синхронизации 10. Спустя 2п (п-1) такт после начала циклл формирования сигнала управления в регистре накапливается в глПрямом или дополнительном коде п ста ших разрядов выходной величины il , знаковый п-ый разряд, которой с хода сумматора 7 поступает на второй вход блока знака 9 (шина 5-i) и сдвиг ется по сигналу, действующему на шине 68 блока синхронизации 10, в первый разряд регистра сдвига 1, из пе вого разряда которого в это время во второй разряд сдвигается знак величиныК моменту начала второго цикла фо мироиания сигнала управления в п-1 612 старших разрядах регистров 5 и 6 содержатся двоичные коды величин У л соответственно. Формирование сигнала управления во втором и всех последующих циклах выполняется аналогичным образом, но с новых начальных условий, которые автоматически формируются в предыдущем цикле. Из состава известного ранее цифрового регулятора исключены регистр, элемент И и элемент задержки. Причем эффект упрощения достигается совместно с эффектом расширения функциональных возможностей, так как предлагаемый цифровой регулятор позволяет формировать законы управления как первого, так и второго порядка в зависимости от выбора А,В, C,D параметров, соответствующих требуемой передаточной функции, и настройки цифрового регулятора. Цифровой регулятор можно использовать и для формирования линейных интегро-дифференциальных законов управления любого порядка, для чего необходимо представить закон управления в виде произведения элементарных передаточных функций, рассчитать их параметры и начальные условия и соединить последова.ельно ряд одинаковых регуляторов цифровых. В этом случае выходные шины 3 и 35 каждого предыдущего цифрового регулятора подключаются соответственно к входным шинам 32 и 33 последующего цифрового регулятора. Причем синхронизация рабЬты всего ряда из нескольких одинаковых цифровых регуляторов, реализующих каждый свою передаточную функцию, осуществляется от одного и TorCi же блока синхронизации 8 и поэтому в этом случае не требуется дополнитель.ных затрат оборудования. Формула изобретения Цифровой регулятор, содержащий блок настройки, состоящий из первого и второго регистров, блок знака, пер вый элемент И, второй элемент И, последовательно соединенные блок синхронизации, третий элемент И, первый триггер, четвертый элемент И, первый блок дополнительного кода, первый суммптор, второй сумматор, третий регистр, элемент задержки, второй блок дополнительного кода, пятый-эяемент И, первый элемент ИЛИ, четвертый регистр, шестой элемент И, последовательно соединенные седьмой элемент И, второй триггер, восьмой элемент И, третий блок дополнительного кода, последовательно соединенные третий триггер, девятый элемент И, второй элемент ИЛИ, последовательно соединен ные четвертый триггер, десятый элемент И, третий элемент ИЛИ, пятый регистр, второй вход которого соединен со вторыми входами первого, второго, третьего, четвертого регистров и шеетым выходом блока синхронизации, первый выход которого соединен со вторыми входами первого, второго, третьего триггеров, второй выход - с первым входом седьмого элемента И, третий выход - с первым входом третьего триггера, четвертый выход - со вторым четвертого триггера, пятый Ьыход - с третьим входом блока знака , второй выход которого соединен со втор111ми входами первого и второго блоков дополнительного кода, третий выход - со вторым входом третьего блоко дополнительного кода, второй вход - с выходом второго сумматора, второй вход которого соединен с выходом второго элемента ИЛИ, второй вход которого соединен с выходом первого элемента И, первый вход которого соединен с выходом элемента задержки, второй вход - со вторым выходом третьего триггера, первый выход четвертого триггера соединен со вторым входом пятого элемента И, второй выход с первым входом второго элемента И, третьим входом девятого элемента И и вторым входом шестого элемента И, выход которого соединен со вторым входом первого элемента ИЛИ, выход которого соединен со вторым входом третьего элемента И, выход второго элемента И соединен со вторым входом третьего элемента ИЛИ, выход третьего блока дополнительного кода соединен со вторым входом первого сумматора, выход первого регистра соединен с его первым входом и вторым входом четвертого элемента И, выход второго регистра соединен с его первым входом и вторым входом восьмого элемента И, выход третьего регистра соедине с третьим входом девятого элемента И, отличающийся тем, что, с целью упрощения и расширения функциональных возможностей регулятора, выход третьего элемента ИЛИ соединен со вторым входом седьмого элемента И, выход пятого регистра соединен со вторым входом второго элемента И, первий выход блока синхронизации сЪеднен с первым входом четвертого три1- гера, второй выход которого соединен с третьим входом первого элемента И.

Источники инбормации, принятые во внимание при экспертизе

о

Т. Круг Е;И., Александриди Т.Н., Дилигенский С.И. Цифровые регуляторы. М-Б., Энергия, 1966, с. 1+53.

2, Авторское свидетельство СССР по зоявке Г 281 5952/18-2(, . кл. G. 05 В 11/26, 1979 (прототип).